AT24系列EEPROM芯片是基于I2C（Inter-Integrated Circuit）總線協(xié)議而設(shè)計的。該存儲器與微處理器通信，需要把串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)，或把并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)后，通信過程才能進(jìn)行。介紹用VHDL語言設(shè)計該存儲器數(shù)據(jù)串并轉(zhuǎn)換接口的IP核，從而通過硬件（FPGA或其他可編程芯片）實(shí)現(xiàn)AT24系列存儲器與8位微處理器之間的并行通信。
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1 I2C總線的基本概念

　　I2C總線協(xié)議是Philips公司推出的總線協(xié)議。它是多主機(jī)總線，通過2根線（SDA-aserial data line，SCL-a serial clock line）與連接到總線上的器件之間傳送信息，根據(jù)地址識別每個器件。例如，微控制器、LCD驅(qū)動器、存儲器、鍵盤，連接的器件可以工作在發(fā)送和（或）接收狀態(tài)。很顯然，LCD驅(qū)動器等一些器件只能是接收器，而存儲器可以發(fā)送和接收數(shù)據(jù)。對于AT24系列存儲器來說，器件的地址是通過把地址輸入端A0，A1，A2進(jìn)行硬件連接來確定的。

　　圖1是典型的I2C總線結(jié)構(gòu)。SDA和SCL都是雙向線，通過上拉電阻接正電源。當(dāng)總線空閑時，這兩根線處于高電平狀態(tài)，連到總線的器件的輸出級必須是開漏極或集電極開路，以具有線“與”的功能。設(shè)備與總線的接口電路如圖2所示。 

2 I2C總線的數(shù)據(jù)傳輸

　　在I2C總線的數(shù)據(jù)傳輸過程中,定義了開始和停止信號。如圖3所示，SCL保持“高”,SDA由“高”變?yōu)?ldquo;低”為開始信號；SCL保持“高”，SDA由“低”變?yōu)?ldquo;高”為停止信號。開始（S）和停止（P）信號由主器件產(chǎn)生。在時鐘高電平期間上的數(shù)據(jù)必須保持穩(wěn)定，如圖4所示，只有在時鐘線SCL的時鐘低電平期間，SDA線上高電平或低電平才能變化。

　　到SDA線上的每個字節(jié)必須是8位長度，每次傳輸?shù)淖止?jié)數(shù)是不受限制的，每個字節(jié)后面必須跟一個響應(yīng)位。如果一個接收器件在完成其他功能前（如一個內(nèi)部中斷）不能接收另一個數(shù)據(jù)的完整字節(jié)時，可以使時鐘保持低電平，以促使發(fā)送器進(jìn)入等待狀態(tài)。當(dāng)接收器準(zhǔn)備好接收下一個數(shù)據(jù)字節(jié)并釋放SCL線，數(shù)據(jù)傳輸繼續(xù)進(jìn)行。圖5表示出了I2C總線上的數(shù)據(jù)傳送時序。

　　數(shù)據(jù)傳送具有應(yīng)答是必須的。與應(yīng)答對應(yīng)的時鐘脈沖由主控器件產(chǎn)生。發(fā)送器在應(yīng)答期間必須下拉SDA線。當(dāng)尋址的被控器件不能應(yīng)答時，數(shù)據(jù)保持為高，于是主器件產(chǎn)生停止信號終止傳輸。

3IP核的設(shè)計

3.1該IP核設(shè)計與軟件實(shí)現(xiàn)的比較

　　在I2C總線的應(yīng)用中，實(shí)現(xiàn)微機(jī)與AT24系列存儲器之間的通信，可以把微機(jī)的通用I/O口作為I2C總線的接口，通過匯編由軟件控制實(shí)現(xiàn)數(shù)據(jù)的傳輸。由于軟件在操作上時間的原因，速度總要受到限制。并且匯編控制也很難作為一個統(tǒng)一的標(biāo)準(zhǔn)在應(yīng)用中推廣。通過IP核設(shè)計，我們可以在硬件上實(shí)現(xiàn)數(shù)據(jù)串并轉(zhuǎn)換的目的。工作的速度只與存儲器本身的特性有關(guān)，克服了軟件在此方面的不足。

3.2系統(tǒng)設(shè)計方案

　　該系統(tǒng)主要由I2C串行移位寄存器（SSR）、數(shù)據(jù)緩沖寄存器（IDBR）、控制寄存器（ICR）、狀態(tài)寄存器（ISR）、從地址寄存器（ICCR）、SCL產(chǎn)生器（SCL Generator）及其他總線組成。圖6為其基本內(nèi)部結(jié)構(gòu)。

　　在該系統(tǒng)中，SSR把并行數(shù)據(jù)變?yōu)榇袛?shù)據(jù)，傳輸給存儲器，或者把存儲器的串行數(shù)據(jù)變?yōu)椴⑿袛?shù)據(jù)，傳輸為處理器；IDBR把并口來的數(shù)據(jù)或把被轉(zhuǎn)換成并行的數(shù)據(jù)暫且裝載起來；ICR控制著整個系統(tǒng)的讀/寫、數(shù)據(jù)的轉(zhuǎn)換等操作；ISR則監(jiān)視著系統(tǒng)的狀態(tài)。

3.3數(shù)據(jù)的通信格式

　　主控制器（CPU）如果要從存儲器讀數(shù)據(jù)或者寫（0表示寫）數(shù)據(jù)到存儲器，則需經(jīng)過接口轉(zhuǎn)換。SDA上的信號傳輸要遵循一定的格式。在主控制器(CPU)給存儲器寫數(shù)據(jù)時，把設(shè)備地址、字節(jié)地址和數(shù)據(jù)送給接口，接口完成與存儲器之間的數(shù)據(jù)交換。如下：

　　其中確認(rèn)（A）是存儲器傳送給接口的信號，其余的如開始（S）、設(shè)備地址等信號是接口產(chǎn)生的信號。

　　主控制器從接口讀數(shù)據(jù)時，會把設(shè)備地址、字節(jié)地址和讀信號告訴接口，接口通過與存儲器進(jìn)行數(shù)據(jù)交換，把數(shù)據(jù)讀出來，送給主控制器。數(shù)據(jù)格式如下：

　　其中確認(rèn)（A）和數(shù)據(jù)是存儲器產(chǎn)生的，其余的如開始（S）、設(shè)備地址、停止（P）等信號是接口產(chǎn)生的。

3.4IP核的VHDL設(shè)計

　　該IP核的VHDL設(shè)計從低到高共5個模塊。這幾個模塊分別為頭地址移位寄存器模塊、數(shù)據(jù)移位寄存器模塊、計數(shù)器模塊、控制模塊和外圍綜合模塊。

　　頭地址移位寄存器是用來裝載寫入（讀出）設(shè)備地址，在控制模塊的控制下，把設(shè)備地址移位到串行數(shù)據(jù)線SDA上。數(shù)據(jù)移位寄存器是用來裝載寫入/讀出的數(shù)據(jù)、字節(jié)地址，并在控制模塊的控制下，把寫入的數(shù)據(jù)、字節(jié)地址移位到SDA上，或者把從SDA讀出的串行數(shù)據(jù)變?yōu)椴⑿袛?shù)據(jù)，以傳送給主控制器。在該IP核設(shè)計中，需要對移位的數(shù)據(jù)字節(jié)進(jìn)行記數(shù)，計數(shù)器模塊實(shí)現(xiàn)該功能?？刂颇K主要通過以剛提到的三個模塊為基礎(chǔ)，實(shí)現(xiàn)了數(shù)據(jù)的單向傳輸，也就是把雙向的數(shù)據(jù)線分成2根單向的數(shù)據(jù)線來傳輸數(shù)據(jù)。而外圍綜合模塊則把2根單向的的數(shù)據(jù)線綜合成一根雙向的數(shù)據(jù)線SDA，實(shí)現(xiàn)了接口的串并轉(zhuǎn)換功能。

3.5VHDL的實(shí)現(xiàn)與仿真

　　硬件描述語言VHDL（Very-high Speed IC Hard-ware Description Language）是一種用于電路設(shè)計的高層次描述語言，具有行為級、寄存器傳輸級和門級等多層次描述，并具有簡單、易讀、易修改和與工藝無關(guān)等優(yōu)點(diǎn)。本設(shè)計采用MAX+plus Ⅱ 9.5 作為綜合工具，對設(shè)計的VHDL程序進(jìn)行調(diào)試和波形仿真。

　　在調(diào)試中，MAX+plus Ⅱ生成所需要的I2C接口模塊，如圖7所示，表示了整個接口的外部結(jié)構(gòu)。

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其中各個管腳的意義如下：

　　在仿真中，選擇EPF10K10LC84-3 作為下載芯片來實(shí)現(xiàn)模擬仿真。當(dāng)向存儲器寫數(shù)據(jù)時，串行時鐘線和數(shù)據(jù)線得到圖8所示的仿真波形。

　　當(dāng)從芯片中讀數(shù)據(jù)時，串行數(shù)據(jù)線和時鐘線上得到的仿真波形如圖9。

4結(jié)論

　　

　　以上介紹了基于I2C總線協(xié)議的AT24系列存儲器數(shù)據(jù)串并轉(zhuǎn)換接口的VHDL設(shè)計，該接口是針對8位微處理器而設(shè)計的。基于FPGA技術(shù)的基礎(chǔ)上，把軟件仿真、編譯成功的程序，經(jīng)JTAG電纜下載到以上指定的芯片上，用89C51與設(shè)計的接口進(jìn)行數(shù)據(jù)通信，通過硬件驗(yàn)證，能實(shí)現(xiàn)它應(yīng)具備的功能，可在通信系統(tǒng)中得到運(yùn)用。

參考文獻(xiàn)

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