本文介紹了利用現(xiàn)代FPGA架構(gòu)的先進性能管理PCB復雜性的新方法，即可以減少PCB布線的擁塞，減少設計反復、重新設計的次數(shù)以及削減層和元件的數(shù)量。同時也概述了利用FPGA的靈活I/O特性降低PCB制造成本的方法。

　　內(nèi)置嵌入式處理器、DSP和存儲器模塊的高端FPGA有替代整個ASIC的趨勢。的FPGA器件能夠?qū)ｉT利用多個通用I/O管腳來創(chuàng)建更寬的配置總線，從而加快編程時間，而這些引腳在配置完成后仍可作為正常的I/O管腳使用。器件復雜度的增加意味著引腳數(shù)量的增加，這會提高在PCB上集成這些器件的難度和成本。設計小組必須認真應對這一挑戰(zhàn)，以確保使用這些新的可編程器件時不會影響到產(chǎn)品的成本和上市時間。

　　引腳數(shù)量超過1,000的FPGA會給電路板設計帶來很大的麻煩。采用人工方式對這么多數(shù)量的引腳進行布局和布線是非常低效的，特別是當FPGA設計有稍許修改時會造成費時的電路板設計反復。盡管引腳數(shù)量提高了，封裝上的引腳間距仍保持不變，但PCB上的引腳密度卻有顯著的增加。隨之產(chǎn)生的布線擁塞意味著大多數(shù)PCB設計師必須具備高密度互連(HDI)制造工藝方面的豐富經(jīng)驗。包含高數(shù)量引腳FPGA器件的PCB需要更多層的電路板，底線是每增加一層，制造成本增加10%到20%。
　　
　　理想的I/O標準選擇和配置必須考慮PCB的電氣特性。FPGA器件的高速串行I/O使得FPGA和系統(tǒng)板之間的接口成為特別棘手的問題。例如數(shù)千兆位收發(fā)器(MGT)技術旨在顯著縮短數(shù)據(jù)路徑，同時戲劇性地提高吞吐量。然而這些高速I/O會帶來新的挑戰(zhàn)。設計師現(xiàn)在不是擔心系統(tǒng)時序、上沖/下沖、串擾和正確端接，而是關心介電損耗、趨膚效應和確定性/隨機性抖動問題及其對碼間干擾的影響。

　　數(shù)千兆位差分信號的信號劣化和衰減主要有三大原因：介電損耗(是長度和板材的函數(shù))、過孔損耗和連接器損耗。根據(jù)具體物理位置的不同，每個過孔的損耗將在0.5dB到1dB之間，而總的損耗裕量只不是10dB到15dB之間。因此，大多數(shù)FPGA制造商推薦將數(shù)千兆位收發(fā)器放置在FPGA的四周，以避免打孔到內(nèi)部信號層。根據(jù)FPGA制造商的規(guī)范要求，仔細的堆疊規(guī)劃對這些信號而言至關重要，以便達到仔細校準過的差分阻抗。

　　為了進一步解決好問題，F(xiàn)PGA I/0設計是靈活的。其它任何硅片技術都無法提供像FPGA器件這樣靈活的接口特性。過去由于電路板設計和FPGA設計小組沒有取得I/O設計的同步致使許多PCB 需要重新設計的情況時有發(fā)生。具有I/O新功能的高引腳數(shù)量器件會顯著地增加PCB制造成本和整體上市時間，在這種情況下，借鑒本文推薦的解決方案就能夠跨越FPGA和PCB設計流程之間的日漸變寬的溝壑。

　　傳統(tǒng)的突破

　　FPGA設計流程采用的方法基于硬件描述語言，而PCB仍采用原理圖輸入方法。對復雜度不高的器件來說，傳統(tǒng)流程是可以接受的，F(xiàn)PGA和PCB可以在不同的設計環(huán)境中分別進行設計。然而，這種傳統(tǒng)的FPGA和PCB設計小組獨立工作模式帶來的是以下這種串行步驟：

　　1. FPGA設計師定義設計的頂層模塊，并建立邏輯信號；

　　2. FPGA設計師在FPGA綜合步驟中鎖定一些特殊信號(時鐘信號、專門的高速信號)；

　　3. FPGA供應商的布局布線軟件自動將其它的FPGA頂層信號分配到物理器件管腳，并創(chuàng)建FPGA引腳映射文件；

　　4. FPGA小組將引腳映射信息發(fā)送給PCB設計小組，同時庫管理員創(chuàng)建FPGA器件的定義； 

　　5. PCB設計師創(chuàng)建FPGA的符號并將它引入PCB原理圖設計；

　　6. 根據(jù)PCB的原理圖進行PCB的布局布線。
　
　　將FPGA I/O設計數(shù)據(jù)傳送到PCB流程通常需要人工進行數(shù)據(jù)的重新輸入(介于步驟3和4之間)。每個引腳有很多屬性，包括邏輯信號名、物理引腳號、引腳方向、引腳組(引腳交換組)、FPGA器件普通引腳名稱和差分信號引腳對等。這樣，有一千個引腳的器件意味著PCB庫管理員需要無任何差錯地輸入6,000個數(shù)據(jù)。為了適合原理圖紙張的大小，高引腳數(shù)量的符號通常需要被分割成若干部分。這些部分的符號創(chuàng)建和管理工作需要花數(shù)天到數(shù)周的時間。每次FPGA到信號引腳映射關系的修改所導致的原理圖連接更新同樣也是一個漫長又容易出錯的過程。如果邏輯信號名和物理引腳號在FPGA流程和PCB流程之間沒有得到同步，那么放置在PCB上的FPGA就可能無法正常工作。

　　在典型的FPGA布局布線流程中，I/O設計肯定是要修改的，因為布局布線需要“I/O自由分配”以滿足FPGA的時序約束條件。FPGA設計師必須采取額外的步驟鎖定I/O設計，以便設計進展時能保持不變。由于在PCB設計時整合高數(shù)量引腳FPGA器件的代價非常高，設計小組經(jīng)常在設計過程的早期就鎖定FPGA的I/O設計。I/O設計的鎖定在降低FPGA-PCB的整合維護成本的同時，也失去了降低PCB制造成本的機會。許多設計小組很早就鎖定了I/O分配，隨后卻發(fā)現(xiàn)為了滿足PCB布線或性能要求必須改變FPGA I/O的設計。由于沒有充分準備好有效地應對FPGA I/O的變化，這些設計小組通常都造成設計延遲。

　　兩方面的約束條件

　　約束條件可以分成兩個部分，即FPGA約束和PCB版圖約束。FPGA約束條件包括設計的時序要求(時序約束)、器件的規(guī)模和架構(gòu)(布線約束)以及應用于I/O緩存的I/O標準(I/O約束)。引入可配置的I/O ASIC宏單元意味著每個器件具有更大的靈活性，可以支持更廣泛的信令標準，但這也會造成緊密相鄰的器件應采用哪個標準的約束情況。為了化這樣的靈活性，可以將器件信號分成若干I/O組，從而使分配規(guī)則進一步復雜。每一種約束都會影響I/O的分配。 

　　 在電路板設計這邊，的I/O分配取決于可用布線層的數(shù)量和PCB上器件的方位(布線約束)。除了布線約束外，PCB版圖必須滿足信號完整性(SI)和整個系統(tǒng)設計的時序約束條件(SI和時序約束)。由于這些SI和時序約束會限制電路板上走線的長度、空隙和其它物理參數(shù)，因此也會影響I/O端口的引腳位置。下面列出了可能會影響I/O設計的一些約束條件：

　　* FPGA時序
　　* FPGA可布線性
　　* FPGA I/O
　　* PCB可布線性
　　* PCB SI和時序

　　因為這些約束條件是由不同的設計師管理的(例如FPGA、PCB和SI設計師)，又會影響到相同的I/O分配過程，因此很難協(xié)調(diào)。

　　橋接FPGA-PCB設計流程

　　FPGA設計師必須滿足綜合和布局布線約束以符合時序規(guī)定要求，而PCB設計師必須在后端約束設計以便滿足系統(tǒng)級的時序和SI要求。隨著設計復雜性的提高，這些約束在兩個設計流程之間可能發(fā)生沖突。

　　個需要解決的問題是加強兩個設計小組之間的溝通。另外一個關鍵的課題是確保HDL、FPGA和PCB環(huán)境中所使用的工具套件的一致性。基于語言的FPGA HDL描述必須被正確地描述成包含引腳分配數(shù)據(jù)的原理圖符號，并保持與PCB版圖工具的正確鏈接。，這兩個設計領域必須通過PCB上正確的FPGA引腳分配來保持同步，并以原理圖符號和PCB外形數(shù)據(jù)庫來進行表示，即使是不同的設計小組使用完全不同的工具套件也應如此。

　　例如，為了滿足嚴峻的上市時間目標，一塊PCB可能包含多個并行設計的高引腳數(shù)FPGA。每個FPGA封裝內(nèi)引腳輸出的變化必須連續(xù)反饋給PCB原理圖和版圖設計數(shù)據(jù)庫。PCB的高速SI分析工具必須能夠訪問I/O收發(fā)器的驗證模型。為了完整或滿足高速時序要求的PCB布線也可能要求FPGA引腳輸出的調(diào)整。在這雙重跟蹤過程中，F(xiàn)PGA設計師可以使用來自EDA供應商和FPGA供應商的工具。PCB設計師可以使用另外一家EDA供應商的工具，而這一工具不必與FPGA工具供應商提供的工具相同。

　　的障礙在于將FPGA布局布線工具結(jié)果傳送給原理圖和PCB版圖工具。如前所述，對于1,000個引腳以上的單個FPGA器件來說，這一過程可能要花一周的時間。隨著并行的FPGA-PCB設計過程的進行，引腳輸出變化(典型情況是4到6次)以及缺少完全自動的FPGA工具到PCB原理圖符號和幾何傳送過程，將導致設計進度被打亂。如果PCB設計系統(tǒng)能夠理解FPGA的引腳交換和驅(qū)動器規(guī)則，那么就能在PCB環(huán)境中實現(xiàn)這些引腳的變化，并自動反饋給FPGA工具。

　　為了確保獲得正確的性能，需要執(zhí)行包括PCB上實際布線在內(nèi)的高速驗證。隨著數(shù)千兆位高速信號的普及，F(xiàn)PGA供應商提供的設計套件必須包含精確的IBIS、Spice或VHDL-AMS模型。有了這些模型以及能夠在GHz范圍內(nèi)進行信號分析的PCB驗證工具，整個設計的SI和性能就能得到充分驗證。

　　設計小組可能分布在世界上不同的地區(qū)，這在大型組織機構(gòu)中經(jīng)常見到。這時需要采用內(nèi)置數(shù)據(jù)管理方法學使設計師們合作進行FPGA的板上集成，并跟蹤任何一個設計師做出的每個修改。因此讓這兩個工具套件一起工作的關鍵在于這兩個流程所采用的工具之間的緊密接口。

　　如果設計小組能在FPGA I/O設計階段就開始前端的合作，那么他們勢必就能消除設計的反復。對于適合FPGA和PCB實現(xiàn)的獨特并行、交互式設計方法來說這是一種非常迫切的需求，它能可能地創(chuàng)建可布線的設計，并一次性地滿足SI和時序要求。新的集成化系統(tǒng)設計工具，如明導資訊公司的I/O Designer，就提供了這樣一種能夠滿足這些特殊需求的合作環(huán)境。

　　一致性、自動化和可伸縮性

　　大多數(shù)FPGA I/O設計發(fā)生在設計過程中的邏輯抽象級。而實際上為了便于完成PCB設計過程，I/O設計必須在物理級進行。在設計過程中給每套約束指定優(yōu)先級后形勢將變得更復雜。

　　如果目標只是盡快完成電路板原型，那么引腳輸出必須在設計過程早期固定下來。理想情況是，為了滿足PCB約束條件并得到化的PCB，PCB版圖設計師應該在PCB版圖設計過程中決定引腳的分配方案，同時自動完成所有的FPGA約束。過去，I/O分配是由FPGA供應商提供的布局布線工具自動完成的，很少考慮到PCB的要求。然而，隨著PCB復雜度的提高，這一過程需要得到設計小組的認真管理。因此當前典型的設計過程是在綜合和布局布線過程之前就定義好這些前端約束。一般這些約束先被定義在特殊工具約束文件中，再直接傳遞給綜合工具，然后轉(zhuǎn)送給布局布線工具。通過ASCII約束文件定義約束條件時要求設計師在分配I/O端口之前很好地理解FPGA I/O引腳詳細內(nèi)容和分配規(guī)則(FPGA I/O約束)。而這一工作一般是由FPGA設計師完成的，但他們可能不太明白PCB版圖細節(jié)，因此不會化這一部分設計。

　　I/O設計過程是將所選FPGA連接到電路板上所有周邊器件時優(yōu)化引腳分配的個步驟。I/O Designer能夠解決這一問題。為了終決定電路板優(yōu)化過程，I/O Designer將管理和控制PCB版圖設計過程中的引腳交換，同時確保這些交換不會破壞任何的FPGA技術規(guī)則。I/O Designer能使用戶以特殊的方式貫穿整個設計流程，從頂層HDL描述到PCB級符號，甚至到FPGA布局布線工具所需的物理引腳信息。它能背注布局布線、PCB原理圖和版圖工具中發(fā)生的任何FPGA修改。因此這樣的工具能為設計HDL和FPGA物理實現(xiàn)的數(shù)字工程師以及采用器件符號的電路板設計師提供一個集中統(tǒng)一的環(huán)境。這樣做具有下面三大優(yōu)點：

　　一致性。每當設計師修改引腳輸出時，這種變化應該自動傳遞給FPGA設計用到的其它設計工具。如果PCB設計師決定交換兩個引腳，而這種交換又會影響到FPGA的內(nèi)部布線。I/O Designer能夠確保FPGA和PCB流程是一致的。作為一種數(shù)據(jù)管理工具，它監(jiān)視每個流程并管理所有發(fā)生的變化。它能跟蹤PCB的引腳交換，并即時修改相關的文件。I/O Designer會根據(jù)HDL設計和引腳I/O分配過程產(chǎn)生FPGA布局布線約束，并根據(jù)“后布線”引腳數(shù)據(jù)創(chuàng)建必要的符號、原理圖和分層關系。

　　自動化。FPGA布局布線過程的自動化以及時序和I/O約束的管理相對比較容易實現(xiàn)。但PCB版圖設計過程的全自動化比較困難，因為有許多可變因素需要考慮。在PCB版圖設計過程中，設計師要考慮整個電路板的布線，同時又要避免破壞任何時序、SI和可布線性約束條件。因此任何設計用于在電路板上整合FPGA的工具需要重點實現(xiàn)FPGA約束管理的自動化，同時允許設計師在PCB版圖設計中能集中精力執(zhí)行“難以自動完成”的任務。這樣的工具還必須有內(nèi)置的包含了Altera、Actel和Xilinix等供應商提供的必要器件信息的庫，以便使約束得到順利實施以及使FPGA和PCB設計流程中所有工具能夠得到良好地整合。I/O Designer可以利用I/O設計信息自動產(chǎn)生必要的符號和原理圖，并在I/O分配修改時維護好這些原理圖。如果變化來自于FPGA一側(cè)，那么原理圖經(jīng)過簡單更新后就可將變化傳遞給PCB版圖工具。

　　可伸縮性。在設計階段重新選用規(guī)模更大或更小的器件比較常見。由于FPGA器件的每個引腳具有特殊的屬性(如前所述可定義為FPGA I/O約束)，設計師在分配I/O引腳時需要考慮向更大或更小規(guī)模器件轉(zhuǎn)移的可能性。有了I/O Designer后，設計小組在決定切換至更大或更小FPGA時就無需重新分配I/O。由于改變I/O設計經(jīng)常會造成額外的電路板重新設計工作，因此，如果沒有十分的必要應避免這樣的操作。

　　利用FPGA的靈活性

　　現(xiàn)代FPGA架構(gòu)包含可編程的I/O，可支持50種以上不同的I/O標準。一般用得比較多的是單端和低電壓差分信號(LVDS)I/O標準。雖然FPGA I/O設計是可變的，但它們的靈活性也有一定的限制。現(xiàn)代的FPGA器件架構(gòu)將引腳集合分組成“引腳組(pin-bank)”。在同一個引腳組中引腳共享參考電壓等某些共同的特性，因此通常是可交換的。但在不同引腳組中的引腳可能被指定不兼容的I/O標準，因此會導致不同的情況。

　　一種情況是為了滿足PCB互連性能要求或PCB的可布線性，PCB設計師可能要求修改FPGA I/O引腳。另外一種情況是初的引腳改變造成了不同I/O標準同時存在的問題，迫使已有信號轉(zhuǎn)移到新的引腳組。一種情況是前一種情況下重新定位的信號又造成了不同I/O標準同時存在的問題，迫使現(xiàn)有信號被轉(zhuǎn)移到新的引腳組。

　　LVDS信號線對主要用于高速信號傳輸，此時SI問題比較突出。當FPGA器件中的一個信號被賦于LVDS I/O標準時，這個FPGA信號就需要用到FPGA封裝中的2個引腳。LVDS信號會改善PCB的性能，但也會產(chǎn)生附加的約束條件。LVDS線對必須：1)長度差在±10%之內(nèi)；2)在整個走線長度內(nèi)差分線對保持固定的間距。

　　FPGA邏輯信號使用太多的LVDS I/O標準會導致使用更大且具有更多引腳的FPGA封裝。而不采用LVDS I/O標準意味著產(chǎn)品性能會受到限制，甚至達到許多產(chǎn)品設計小組無法接受的程度。從單個引腳到雙引腳I/O標準(或反過來)的輕易改變能力能使整個設計小組使用少的LVDS I/O信號滿足系統(tǒng)性能約束條件。總之，盡量減少LVDS的使用可以降低PCB制造的復雜性和成本。

　　在I/O Designer等工具中置入I/O引腳組規(guī)則(PCB設計師很容易通過直觀易用的GUI學會)可以釋放PCB設計師的精力，開拓他們的視野，從而讓他們更有效地參與FPGA I/O設計過程。在掌握了FPGA I/O的并行FPGA和PCB小組設計、實現(xiàn)了FPGA和PCB設計流程中物理集成的自動化后，設計小組就能充分利用FPGA I/O的靈活性減少PCB布線的擁塞。認真檢查現(xiàn)代FPGA架構(gòu)和它們的用途可以發(fā)現(xiàn)很多有趣的事實：

　　* 在同一引腳組中的引腳很容易實現(xiàn)交換；
　　* 設計中同一總線內(nèi)的信號一般都分配到同一引腳組(充分利用引腳的易交換性)；
　　* 對設計中的總線信號來說引腳組并不代表的物理設計。(從圖3可以看出，使用相同的引腳組會迫使總線信號在PCB上相互交叉)

　　通常學會高效地使用多個引腳組可以物理優(yōu)化FPGA的I/O，并消除總線中的交叉信號，同時也可能減少制造PCB所需的信號層數(shù)量，從而達到降低成本的目的。

　　隨著當前高速、高門數(shù)、高引腳數(shù)FPGA的出現(xiàn)，F(xiàn)PGA設計永恒的主題是不斷發(fā)生的變化，包括為了滿足時序和損耗要求的互連級變化和FPGA本身內(nèi)部引腳分配階段的變化。FPGA設計具有的高度靈活性對電路板設計師來說也許是一個的夢魘。FPGA公司應該明智地認真檢查現(xiàn)有技術，確保今天的FPGA所提供的巨大靈活性和強大功能不會太過火而成為PCB實現(xiàn)的潛在障礙。象I/O Designer這樣的工具能夠?qū)崿F(xiàn)PCB布局和驗證所需的原理圖連接自動化，而且它還能記住哪個信號連接連到了哪個器件引腳，并指示這些引腳如何映射到原始的電路板級總線結(jié)構(gòu)。依靠正確的軟件工具以及FPGA和PCB設計并行路徑之間的緊密合作，F(xiàn)PGA設計和實現(xiàn)進度就可能節(jié)省“周”數(shù)量級的時間，從而顯著地降低總體成本。