在實(shí)現(xiàn)高性能數(shù)字信號處理應(yīng)用方面FPGA正成為一個(gè)強(qiáng)大的工具。具有支持大量并行乘法器的功能，F(xiàn)PGA作為的選擇能提供的性能。StratixTM器件中的數(shù)字信號處理(DSP)模塊采用的高性能嵌入式DSP單元專門針對DSP應(yīng)用而優(yōu)化.這些應(yīng)用包括：
　　里克(Rake)接收器
　　因特網(wǎng)協(xié)議(IP)語音傳輸(VolP)網(wǎng)關(guān)
　　正交頻分復(fù)用(OFDM)收發(fā)器
　　圖像處理應(yīng)用
　　多媒體娛樂系統(tǒng).（如圖1所示）。
　　
　　在DSP應(yīng)用中DSP模塊消除了性能上的瓶頸，提供可預(yù)測和可靠的性能，寄存器中保存高性能的結(jié)果。Altera ® Stratix設(shè)備使用DSP模塊以完成計(jì)算所需的大數(shù)據(jù)吞吐量。實(shí)際上，Stratix設(shè)備中每秒每個(gè)DSP模塊在333MHz下工作能完成2.67千兆累加操作的數(shù)據(jù)吞吐量，具有小的路由擁塞。此外，擁有22個(gè)DSP模塊的的Stratix器件，即EP1S80裝置，每秒總共能提供高達(dá)58.6千兆累加操作的吞吐量，比當(dāng)今先進(jìn)的數(shù)字信號處理器的吞吐量大十倍。

圖1 Stratix DSP模塊的多重應(yīng)用

DSP模塊的體系結(jié)構(gòu)
　　Stratix DSP模塊由乘法器，加法器，減法器，累加器和流水線寄存器等硬件構(gòu)成。如圖2所示，Stratix DSP模塊為其專用電路提供性能。專用電路合成了保證DSP模塊達(dá)到性能的嵌入式乘法器。

圖2 DSP模塊

　　為保證高精度DSP工作在高效率下，每個(gè)DSP模塊的優(yōu)選程度高達(dá)333 MSPS。例如，如圖3的180級5 MSPS 有限脈沖響應(yīng)（FIR）濾波器能被一個(gè)使用外部累加電路的獨(dú)立的DSP模塊實(shí)現(xiàn)，方法見圖4，這些DSP模塊已經(jīng)被優(yōu)化以符合Stratix器件中的存儲結(jié)構(gòu)的特殊接口，作DSP存儲應(yīng)用。

圖3 180級FIR濾波電路

圖4 單個(gè)DSP模塊實(shí)現(xiàn)

乘法器
　　使用專用的乘法電路，Stratix器件中的每個(gè)DSP模塊都能實(shí)現(xiàn)4個(gè)18x18位乘法操作。在Quartus® II 軟件中通過選擇合適的DSP模塊操作模式，每個(gè)DSP模塊也可以實(shí)現(xiàn)8個(gè)9x9位乘法操作或一個(gè)36x36位乘法操作以應(yīng)付不同的應(yīng)用。當(dāng)設(shè)定成36x36模式時(shí)，DSP模塊也能實(shí)現(xiàn)浮點(diǎn)運(yùn)算。

　　專用乘法電路支持有符號和無符號乘法運(yùn)算，且能在這兩者之間動(dòng)態(tài)轉(zhuǎn)換而不失真。

加法/減法/累加器單元
　　加法/減法/累加器單元能被當(dāng)作一個(gè)加法器、一個(gè)減法器和一個(gè)累加器使用，具體依模式而定。該單元能在加法器和減法器中自動(dòng)轉(zhuǎn)換，必要時(shí)可實(shí)現(xiàn)9位，18位或者36位的加法操作。在累加器模式下，該單元可實(shí)現(xiàn)52位累加操作。