摘　要：介紹可編程邏輯器件的開發流程，敘述EDA工具Quartus II和LeonardoSpectrum在Altera公司CPLD器件開發中的應用，給出提高VHDL綜合質量的幾點經驗。

　　關鍵詞：電子設計自動化 可編程邏輯器件 硬件描述語言 邏輯綜合

　　引 言

　　隨著計算機與微電子技術的發展，電子設計自動化EDA（Electronic Design Automation）和可編程邏輯器件PLD（Programmable Logic Device）的發展都非常迅速，熟練地利用EDA軟件進行PLD器件開發已成為電子工程師必須掌握的基本技能。先進的EDA工具已經從傳統的自下而上的設計方法改變為自頂向下的設計方法，以硬件描述語言HDL（Hardware Description Language）來描述系統級設計，并支持系統仿真和高層綜合。ASIC（Application Specific Integrated Circuit）的設計與制造，電子工程師在實驗室就可以完成，這都得益于PLD器件的出現及功能強大的EDA軟件的支持?，F在應用廣泛的高密度PLD器件主要是現場可編程門陣列FPGA（Field Programmable Gate Array）和復雜可編程邏輯器件CPLD（Complex Programmable Logic Device）。

　　EDA軟件方面，大體可以分為兩類：

　?、?PLD器件廠商提供的EDA工具。較的如：Altera公司的 Max+plus II和Quartus II、Xilinx公司的Foundation Series、Latice-Vantis公司的ispEXERT System。

　　② 第三方專業軟件公司提供的EDA工具。常用的綜合工具軟件有：Synopsys公司的FPGA Compiler II、Exemplar Logic公司的LeonardoSpectrum、Synplicity公司的Synplify。第三方工具軟件是對CPLD/FPGA生產廠家開發軟件的補充和優化，如通常認為Max+plus II和Quartus II對VHDL/Verilog HDL邏輯綜合能力不強，如果采用專用的HDL工具進行邏輯綜合，會有效地提高綜合質量。

　　1 PLD器件的開發

　　CPLD/FPGA設計越來越復雜，使用硬件描述語言設計可編程邏輯電路已經成為大勢所趨，目前主要的硬件描述語言是：VHDL(Very High Speed Integrated Circuit HDL)和Verilog HDL。兩種語言都已被確定為IEEE標準。

　　用VHDL/Verilog HDL語言開發可編程邏輯電路的完整流程為：

　?、?文本編輯。用任何文本編輯器都可以，但通常在專用的HDL編輯環境中進行。因為專業的集成開發環境通常提供各種結構模板，并且可以自定義各種要素（例如關鍵字、字符串、注釋等）的色彩顯示，提高可讀性，提高輸入效率。

　　② 功能仿真。將文件調入HDL仿真軟件進行功能仿真，檢查邏輯功能是否正確。

　?、?邏輯優化與綜合。將源文件調入邏輯綜合軟件進行邏輯分析處理，即將高層次描述（行為或數據流級描述）轉化為低層次的網表輸出（寄存器與門級描述），邏輯綜合軟件會生成EDIF（Electronic Design Interchange Format）格式的EDA工業標準文件。這步在PLD開發過程中為關鍵，影響綜合質量的因素有兩個，即代碼質量和綜合軟件性能。

　　④ 適配與分割。如果整個設計超出器件的宏單元或I/O單元資源，可以將設計劃分到多片同系列的器件中。

　　⑤ 裝配或布局布線。將EDIF文件調入PLD廠家提供的軟件中進行裝配（對于CPLD）或布局布線（對于FPGA），即將設計好的邏輯寫入CPLD/FPGA器件中。

　　⑥ 時序仿真。即延時仿真，由于不同器件、不同布局布線，給延時造成的影響不同，因此對系統進行時序仿真，檢驗設計性能，消除競爭冒險是必不可少的步驟。

　　利用VHDL語言進行PLD設計開發的基本流程如圖1所示。如果選用Altera公司CPLD器件作為目標器件，上述過程可以在Altera公司提供的 Max+plus II或Quartus II集成開發環境中完成，但如果選用專用的EDA綜合工具作為補充，完成邏輯優化與綜合，設計質量會更好。第三方綜合軟件的主要功能就是對HDL語言的源文件進行邏輯綜合，生成.edf的EDA工業標準文件，然后在PLD廠家提供的開發軟件中調入.edf文件，進行編譯、仿真、器件編程等過程，終完成整個設計。針對Altera公司CPLD器件，我們選用Quartus II + LeonardoSpectrum的EDA組合開發方式，更重要的是，廣大學習愛好者可以在www.altera.com網站免費獲得。下面對兩款軟件作簡要介紹。

　　2 Quartus II軟件的應用

　　Quartus II是Altera公司的第四代可編程邏輯器件集成開發環境，提供從設計輸入到器件編程的全部功能。 Quartus II可以產生并識別EDIF網表文件、VHDL網表文件和Verilog HDL網表文件，為其它EDA工具提供了方便的接口；可以在Quartus II集成環境中自動運行其它EDA工具。

　　利用Quartus II軟件的開發流程可概括為以下幾步：設計輸入、設計編譯、設計定時分析、設計仿真和器件編程。　

　?。?）設計輸入

　　Quartus II軟件在File菜單中提供"New Project Wizard…"向導，引導設計者完成項目的創建。當設計者需要向項目中添加新的VHDL文件時，可以通過"New"選項選擇添加。

　?。?）設計編譯

　　Quartus II編譯器完成的功能有：檢查設計錯誤、對邏輯進行綜合、提取定時信息、在指定的Altera系列器件中進行適配分割，產生的輸出文件將用于設計仿真、定時分析及器件編程。

　　① 首先確定軟件處于Compile Mode，可以通過Processing菜單進行選擇。

　?、?在Processing菜單中選擇Compiler Settings項，如圖2所示?？梢赃M行器件選擇、模式設定、綜合和適配選項設定及設計驗證等。

　　③ 單擊Processing菜單下的"Start Compilation" 項，開始編譯過程。

　?、?查看編譯結果。如圖3所示，我們可以得到詳細的編譯報告。

　?。?）設計定時分析

　　單擊Project菜單下的"Timing Settings…"選項，可以方便地完成時間參數的設定。Quartus II軟件的定時分析功能在編譯過程結束之后自動運行，并在編譯報告的Timing Analyses文件夾中顯示，如圖3所示。其中我們可以得到頻率fmax、輸入寄存器的建立時間tSU、引腳到引腳延遲tPD、輸出寄存器時鐘到輸出的延遲tCO和輸入保持時間tH等時間參數的詳細報告，從中可以清楚地判定是否達到系統的定時要求。