65nm節點三大關鍵良率影響因素
直到近，良率損失還主要是在制造領域處理的問題。IC設計是依據一系列設計規則實現的，只要遵守了這些設計規則，設計就能保證得到合理的良率。但由于光刻工藝的發展落后于半導體工藝的發展，這種情況已經發生了改變。在許多130nm節點設計中，主要材料開始從鋁改成了銅，良率更低了。當然，隨機微粒缺陷始終是影響制造良率的重要因素。目前，設計師正努力在65nm技術節點進行設計，光刻敏感性、表面平整度差以及對隨機微粒缺陷的敏感性已經成為良率損失的三大主要因素。
半導體制造商已經很擅長于應對這些挑戰，他們采用各種工具和技術來彌補不斷增加的良率損失因素。但這些問題不能孤立開來處理，制造必須與設計緊密協作才能取得更高良率的硅片。借助制造領域中已經存在的信息，半導體公司可以將這些關鍵數據向上返回給設計端，并激活DFM工具。當采用相同核心技術的工具被同時運用于制造和設計領域時，上述想法的作用將更加顯著。
由光刻敏感性引起的良率損失
將設計版圖精確地在晶圓上實現所面臨的挑戰從來沒有像現在這樣艱巨，這是因為印刷65nm芯片的微觀特性所需的光刻設備的開發和應用速度緩慢。當前193nm光刻設備擴展用于65nm和45nm技術節點，納米技術節點和只具備部分必要分辨率的光刻設備的組合導致可印刷性特別差。在沒有更高分辨率設備的情況下，業界紛紛推出各種分辨率增強(RET)技術，這些技術被廣泛用于提高設計的可印刷性。即使用了這些技術，設計圖案在某些工藝條件下仍然會失真，從而改變電路的電氣特性。在情況嚴重時，一次收縮(pinch)可能引起金屬線或多義線(poly line)開路，或兩根線之間的橋接導致短路。在另外一些情況下，上文提到的光刻效應會影響晶體管漏電流和開關延時、金屬線電容和時序問題，從而引起電路性能劣化和功耗上升。其結果是更多可變因素導致參數良率損失。
晶圓平整度導致的良率損失
在130nm工藝節點，許多半導體公司開始放棄鋁材，轉用銅作為他們互連的金屬材料選擇，這是很大的一個變化。在前代工藝節點使用的鋁工藝中，金屬先被沉積，然后經蝕刻生成互連線，接著通過內層電介質(ILD)的再次沉積隔離互連線，進行平整處理。在銅工藝中這個流程有很大的變化。對于銅來說，金屬走線的圖案先要被蝕刻進ILD，然后將銅電鍍到新生成的溝道中，再通過化學機械研磨工藝去除多余的銅材。采用這種工藝的結果是，在金屬密度不均勻的地方晶圓高度可能會有變化。在有較寬金屬線的地方會出現銅被過多腐蝕掉的情況。在金屬線間間距較小的位置會發生電介質凹陷的情況。結果由于不同的晶圓表面高度而導致更大的電氣變化及更嚴重的焦深(depth of focus)問題。
與早前提到的光刻效應一樣，由于平整度差導致的變化將導致額外的參數良率損失。由于互連阻抗的增加，這些變化終表現為時序變化的增加。過度的時序變化可能影響芯片的終工作頻率，或引起內部時序沖突，從而破壞芯片的功能。
隨機微粒引起的良率損失
如前面所述，許多工藝節點都存在由于隨機微粒缺陷引起的良率損失問題，并且這一點業界已有共識。在半導體制造過程中，隨機微粒可能附著于晶圓表面，引起兩個設計單元之間出現意外短路，從而造成橋接故障，破壞芯片功能。同樣，缺陷也可能切斷電路中的物理網絡而引起開路，從而使器件無法正常工作。受限于隨機缺陷的良率可以用泊松(poisson)等式描述，其中CA是設計的臨界面積，DD是工藝中固有的缺陷密度：
創建高良率設計
在了解了影響65nm芯片良率的三大主要因素后，接下來我們能做什么呢？將能夠針對這三大因素進行設計分析的工具作為工作的起點是必需的，但更重要的是，這些分析工具必須緊密地向后與設計流程緊密聯系起來，并支持設計更改的實現，以提高良率。同時，這些良率修復工具在使用時不能在另一個領域引起新的良率問題。另外，這些更改的實現必須不會影響時序、功耗、信號完整性和其它關鍵設計參數。
1. 校正光刻敏感性引起的良率損失
對設計版圖進行工藝仿真，并檢查潛在性收縮、橋接、CD變化以及觸點或過孔可能未被覆蓋的區域等結果，可以發現設計中的光刻敏感性。精確的仿真技術可以完全匹配黃金掩膜(golden mask)綜合流程，并能確保RET過程中的每個步驟能夠忠實再現，終仿真結果能夠精確匹配實際生產過程中使用的參數值。這里需要采用的精確度，以避免產生虛假“正面”結果，或那些預測中的熱點(hotspot)，但實際并不存在的版圖位置。更重要的是，精確仿真更可能捕捉到每個潛在熱點，并做上標記用于校正。
熱點一旦確定后就必須進行校正，以防止產生嚴重的設計故障或減少過多的變化，并提高參數良率。一種方法是通過在版圖編輯器中移動多邊形(polygon)進行手工校正版圖。遺憾的是，由于印刷65nm設計所用的RET相當復雜，特定條件下的校正不一定那么直觀。另外，可能有數百個潛在熱點需要關注，數量之多手工根本無法一一完成校正。對于互連校正，分析工具和布線工具之間需要緊密合作，以便按正常布線器流程在合理時間內智能地校正潛在熱點。在后臺工作的分析工具可以確定布完線后的層上是否存在熱點條件，當發現熱點時將校正指南(correction guidance)反饋給布線器。這種發現-劃分優先等級-修復方法無縫地在普通的布線器流程中實現，充分揉合了實時分析和校正功能，因此可以創建更高良率的硅片。
2. 校正晶圓平整度引起的良率損失
如前所述，不均勻的金屬分布會引起不平整的晶圓表面高度，繼而引起信號時序的過度變化和參數良率損失。通過設計版圖分析可以確定產品是否受不良平整性的影響。設計首先被劃分為小的方塊，然后對每個方塊定義的版圖區域進行分析，導出金屬密度和周長等參數。借助導出的數據可以對每個區域的晶圓表面高度進行建模。創建晶圓的表面輪廓以識別表面高度過度變化的區域。通過分析代表裸片表面的熱量圖，工程師可以快速判斷問題區域之所在。
為了校正平整度問題，有一定規則的金屬填充法比較常用，它通過插入假的金屬填充材料來取得均勻一致的金屬分布特性和足夠的平整度。DRC工具可以用來實施填充，并根據CMP設計規則約束填充算法。更復雜的填充策略可能采用具有不同尺寸和形狀的填充圖案庫。簡單填充算法只是進行單次金屬插入；更復雜的算法開始時用較大的圖案，然后依次用越來越小的圖案填充。這種技術有個本質缺陷：沒有考慮時序影響，特別是對關鍵時序網絡的影響。因此，金屬填充雖然有助于改善晶圓平整度，但代價是電路時序可能會受到影響。
因此與其采用可能會破壞電路時序的額外校正步驟，的方法還是采用正常布線器流程中的校正方法。分析工具在后臺無縫工作，向布線器建議填充策略，同時布線器執行以時序為主導的金屬填充。分析工具還能以獨立運用的方式單獨驗證設計是否存在平整度問題。這種方法能在保護設計時序的同時創建具有平整度的設計。
3. 校正隨機微粒缺陷引起的良率損失
隨機微粒缺陷會在版圖圖案中形成無意的橋接或斷路情形，從而破壞電路功能。對設計進行臨界面積分析可以預測這些制造缺陷的概率。通過分析可以確定某一版圖對隨機微粒缺陷的敏感性，前提條件是假設在工藝中可能找到不同的缺陷尺寸。通過綜合分析臨界面積信息和不同缺陷尺寸下的缺陷密度數據，就可以計算出由隨機微粒缺陷引起的預測良率損失。
但這些問題如何才能在設計中得到合理校正呢？減少臨界面積的常用方法是加寬互連線寬度，并在電路走線間留出更多的空間。這種方法必須保證不增加整個芯片的面積，將走線在設計的開放區域內擴散及加寬。如果空間允許，還可以采用過孔冗余方法在可能的地方進行雙過孔處理。
同樣，布線工具是執行上述關鍵良率優化步驟之所在。布線器能夠理解走線分散、加寬和雙過孔對時序和其它參數帶來的影響，并能在臨界面積基礎上進行良率優化，同時保護保持時序和面積的完整性。