Cadence設計系統公司宣布，Unisys公司已經將Cadence? Incisive? Formal Verifier( IFV)納入它的設計流程，以便進行基于斷言的形式分析。利用Incisive Formal Verifier，Unisys在眾多場所提供先進復雜的芯片時獲得了生產率的提高和整體質量的改善。
       作為Cadence Logic Design Team Solution之“Design with Verification”方法的一部分，Incisive Formal Verifier在Unisys設計前期發現了許多難以找到的功能性”臭蟲”，實現了更高的團隊生產率并加速了項目的完成。邏輯設計師在驗證環境搭建完成之前幾個月就能夠驗證模塊設計，從而獲得了更快及更節省成本的全芯片驗證。而且，設計前期團隊開發的斷言是可以在后端流程的模擬和加速/仿真中充分再利用的，這增加了可觀察性，并帶來更快的調試速度和整體上更短的驗證周期。
       “Incisive Formal Verifier已幫助我們更高效和更早地將我們的企業服務器推向市場，而且還降低了成本，”Unisys平臺開發部副總裁Steve Guarrieri表示，“另外，它還幫助減少了因為功能邊界問題而重新投片的風險，并且我們發現它可以輕松和廣泛地配置于我們多個項目的標準產品流程中，包括我們和復雜的ASIC。”
       Unisys團隊報告了其在多個項目中的成功，其中包括一個高度復雜的ASIC設計。 Incisive Formal Verifier技術易于采用，并且對設計師友好，這進一步增強了基于Incisive Design Team Simulator及 Incisive Palladium? Emulator的Unisys驗證環境。當Unisys集成了全面的基于斷言的“從規劃到閉合”驗證方法學后，它實現了生產率的顯著提高。
       “我們非常高興地看到像Unisys這樣的公司從Cadence Logic Design Team Solution 的前期驗證技術中獲益，”Cadence公司驗證部門全球營銷副總裁Steve Glaser表示，“Incisive Formal Verifier提供了完整的基于斷言的‘從規劃到閉合’驗證方法學，可獲得巨大的生產率和質量改進，而且對于想優化RTL生成和提高項目整體上市時間的設計團隊，它提供了完美的工具。”