ASIC制造商為了滿足中小批量應用對中等邏輯密度的需要，已經開發了一種稱為結構化ASIC的定制邏輯器件。針對需要比FPGA更高的邏輯密度、更低的器件售價和更小的功耗而批量達不到標準單元ASIC要求的中等規模ASIC應用，混合結構ASIC以中小批量、可承受的設計周期成本和低售價器件為IC設計公司提供先進的CMOS技術。
許多電子應用的種類繁多、批量不大且成本低。對于這些應用如果需要定制IC設計，問題會更糟糕。許多軍事、工業、醫療和汽車應用與大批量生產的消費電子或計算機應用不同，它們完全達不到ASIC制造商為了實現強制節約成本而要求的硅片用量，然而，對削減成本的壓力絲毫未減，因為硅片的用量偏低。
大多ASIC都受到低成本壓力和獨特市場需求的共同驅動。中等邏輯密度、低功耗或小占位空間的應用常常別無選擇，只有采用先進的標準單元ASIC技術來將功耗降低到小或滿足成本目標。
不幸的是，先進的ASIC技術已經越來越不實際且讓設計小批量系統的公司難以承受高昂的成本。高度復雜的標準單元ASIC的總設計成本包括工具成本和工程勞力的成本，現在的開發價格標簽高達數百萬美元甚至更多。通常的替代方案是采用不太復雜的現場可編程門陣列(FPGA)，可是，每一片FPGA的價格高達幾百乃至幾千美元，同樣不切實際。
然而，ASIC制造商為了滿足中等范圍應用的需要，已經開發了一種相對新型的、稱為結構化ASIC的邏輯器件。結構化ASIC是新一代門陣列，它針對降低標準單元ASIC成本、提高FPGA邏輯密度且降低功耗的需求特別做了改進。
混合結構ASIC進一步發展了節省成本的門陣列思想，利用先進的CMOS工藝制造陣列以達到高密度和低電壓工作，與此同時，電源互連線的制造卻采用粗而不昂貴的工藝。其目標是需要比FPGA有更高邏輯密度、更低器件價格和更低功耗而數量或對先進技術的要求不如標準單元ASIC的應用。混合結構ASIC以中小批量、可承受的設計周期成本和低售價器件為IC設計公司提供先進的CMOS技術。
定制邏輯難題
先進的CMOS ASIC工藝設計的芯片具有工作電壓低、時鐘速度高達幾百兆赫茲和邏輯密度高的特點。然而，利用這些先進的工藝進行設計在技術上卻充滿了挑戰且任務投資很大。除了難以讓邏輯設計正確地工作之外，設計工程師還必須解決不屬于簡單的邏輯設計范疇的各種問題。
例如，標準單元ASIC設計工程師必須解決一個環境問題，因為在那里的互連金屬主宰片上的延遲，所以時序收斂可能就很難達到。成千上萬的互連線的每一條都要―特別是那些并行的線―被檢查以判斷是否存在交叉耦合問題并評價對信號完整性的顧慮。對邏輯單元的放置和布線必須考慮電流密度、電場、IR降和整個網絡的互連，以確保工作電壓的下降不低于指標要求，而互連不會因粗枝大葉而成為緩慢起作用的熔絲。
先進的ASIC通常用30或30層以上精確的層來創建各種電路和互連線，這些層占據了絕大部分一般ASIC設計中報出的一次性工程(NRE)成本。如果因任何原因要對設計進行修改，那么必須再次投入這筆費用(大約為50萬到90萬美元，根據工藝技術而定)。
目前的晶圓代工采用直徑為300mm (11.8")的硅晶圓，一次小訂貨生產流片要用25片這種晶圓。例如，在單面上一個1cm見方的中等規模芯片設計大約每晶圓能產出500顆裸片，所以，小訂貨量有12,500顆芯片。對于許多用量很小的應用來說，一個小訂貨流片有時侯就是對該芯片的終身供貨。
替代的辦法是在FPGA中開發邏輯設計，因為FPGA器件可編程且非常靈活地讓設計工程師創建和重新創建需要的邏輯設計，但是，這種靈活性是要付出代價的。
與標準單元ASIC設計相比，FPGA的邏輯密度要小一到幾個數量級。FPGA還很耗電，因此在電池供電的系統中工作得不那么好。FPGA的密度越大，成本越高；有時侯，一顆FPGA有1500到2000美元這樣令人望而卻步的價格，區區500片就要花費100萬馬克，使它根本沒有辦法用在成本敏感型應用中。正是如此，FPGA才適合于為邏輯設計搭建原型，但是，它們對于生產系統(不適合于大批量生產)的缺點迫使設計工程師尋求替代方案。
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1.實現1百萬門器件：FPGA、結構化ASIC和標準單元ASIC的成本與產量的比較 |
結構化ASIC特別針對降低標準單元ASIC面臨的高掩模成本的需求作出了改進，因而代表了下一代門陣列的發展方向，這些改進包括：減少可編程互連層的數量、嵌入知識產品(如RAM和定時發生器)并增加預設計的功能以減少周期時間(如嵌入式時鐘和測試結構)。
然而，結構化ASIC與門陣列有幾點不同。它不像門陣列那樣用互連金屬來把密集的晶體管連接到一起構成期望的設計，而是將陣列單元連接在一起創建想要的設計。大多數結構化ASIC架構利用一種陣列單元結構，在裸片上它被重復多次形成的結構化構造塊(structured fabric)。
廣義上講，應用中有三種不同類型的構造塊(fabrics)。類構造塊是細粒(fine-grained)架構，其中混合了在結構上與經典的四晶體管門陣列核單元(圖2)類似的基本陣列單元。較高層的功能如I/O單元和測試結構被完全形成并嵌入到構造塊之中。
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2. 在細粒架構中的四晶體管門陣列基本單元 |
大多數結構化ASIC都采用更為復雜的陣列單元來幫助縮短設計周期。第二類構造塊是中等顆粒架構，其陣列單元由簡單邏輯功能和RAM的各種組合構成，如圖3所示。這種陣列單元足夠復雜以便在單一單元中實現一個簡單的觸發器，其周圍有鎖相環、延遲環、I/O焊盤和其它預擴散的IP模塊。
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3. 在中等顆粒架構中的復雜陣列單元 |
第三類構造塊是一種利用基于RAM的邏輯查找表和D觸發器來定義想要的邏輯功能的粗顆粒架構，如圖4所示。這種陣列分組為模塊和貫穿整個芯片的陣列以形成構造塊?？删幊袒ミB層將單元彼此之間按需要連接起來。
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4. 在粗顆粒架構中基于SRAM的LUT陣列單元 |
細粒架構通常需要的可編程互連層多，中等顆粒構造塊需要中等數量的互連，而粗顆粒構造塊就小互連數量的邏輯密度進行了折衷，如單一通孔層。
為了開發與標準單元設計類似的性能，結構化ASIC設計采用與制成標準單元ASIC相同的先進工藝來制成陣列單元。該陣列單元的組成包括：結構化ASIC的基礎層、分布和模塊存儲器以及嵌入式知識產權?；A層還包括電源和地布線及一些互連線，如全局時鐘布線和測試點。
要提前解決電源網格開發、IR降、電遷移和大量的信號完整性問題。電源要分布在較低層的固定網格中，而鎖相環、I/O口、嵌入式測試結構和硬件路由的IP(除了時鐘樹)、終測試連接和軟IP模塊等等都要在較高層綜合。
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5. 結構化ASIC的層構架 |
這些預先制造的陣列單元和可配置存儲模塊可以被制作在初幾層金屬層中，結構化ASIC就像一個標準產品。基礎晶圓(base wafer)然后可以被存儲起來等待訂貨。重要的掩模層和大多數昂貴的工藝步驟可以被分攤到該技術的所有用戶中，所以開發費用可能非常小。
終用戶創建想要的邏輯設計，然后被映射到預存的邏輯門陣列和IP。ASIC供應商接受寄存器傳輸級(RTL)或網表級定制設計，并將其映射到陣列單元和存儲模塊上。
如圖5所示，然后，該設計在適當的位置將各金屬層、通孔、單一金屬層、單一通孔的組合用物理連線連接起來，包括一些單一通孔產品，根據構造塊的架構決定。幾個結構化ASIC架構具有一個固定的上層，主要用于改善電源的布線。
保持任務可管理的關鍵要素是限制上部金屬層的數量為兩到五個用戶可修改的層。需要的上層越少，周轉時間就越快，開發成本就越低。
晶體圓被從倉庫庫存中取出來，上部金屬層已經根據客戶的設計制作完成。晶圓的制作就像其它ASIC一樣。一般地說，所采用的可編程層越多，可以實現的邏輯密度就越大，而結構化ASIC就可能越小。然而，那些額外的層增加的是前端的成本，所以，應該利用較小的結構化ASIC在增大的NRE費用和較低的生產零件價格之間找到折衷點。
混合結構是降低成本的關鍵
混合結構ASIC進一步發展了結構化的理念，盡管陣列單元和存儲器模塊需要極為精確的工具來創建晶體管，但是，走電源和互連信號的上部金屬層卻不需要與基礎層一樣的精度。因此，可以采用廉價的工具和工藝技術，但是，增加的可編程層提供比單次掩模架構更高的邏輯密度。對于混合結構ASIC，前端工程成本是采用先進工藝進行的標準單元設計的成本的1/10，而每一個零件的價格卻大約是高密度FPGA的一半。
因為晶圓是部分加工完成的且已經有庫存，與標準單元設計相比，混合結構ASIC加快了周轉時間，在此，所有30或更多層都被定制且必須被制作出來。進一步說，一次僅有幾片晶圓需要處理，所以，小定貨量可能是幾千顆器件。
以這種方式，結構化ASIC達到了與典型標準單元ASIC幾乎一樣的性能，并保持了門陣列的許多靈活性。其邏輯密度大約是標準單元設計的一半，但是，邏輯性能和功耗大致相同。結構化ASIC能集成4百萬可用的ASIC門和支持時鐘速度超過200MHz的4Mb RAM。因為FPGA具有較低的邏輯密度，有可能將若干FPGA二次設計到結構化ASIC之中。大多數結構化ASIC接受來自若干標準工具鏈的設計輸入。
混合結構ASIC巧妙地適應要求在美國制造的軍用市場特殊需求，混合結構ASIC的分離構造容許以相對較低成本的、晶圓來制造基礎層。然而，知識產權的內容大部分存在于如何將陣列構造用線連接在一起以及如何在美國的代工廠完成互連線的制造。
上市時間快的優勢、高性能和低成本足以讓ASIC開發商重新分配他們的ASIC設計以適應結構化ASIC。由此而來的簡化布線為需要采用FPGA靈活地設計原型并選擇在生產中限度地利用ASIC轉換優勢的公司降低了成本。
Bob Kirk
AMIS公司結構化數字產品、系統架構和應用工程總監
bob_kirk@amis.com.