在數據處理中為了更好地對被測對象進行處理和分析，研究人員們把重點更多的放在高速、高精度、高存儲深度的數據采集系統的研究上。

       由于A／D芯片及高性能的FPGA的出現，已經可以實現高速高精度的數據處理，則進行大批量高存儲深度的數據處理成為當前要解決的主要問題。

        l 常用存儲器的比較

        現在用于數據采集系統的存儲器常見的有先進先出存儲器(FIFO)、靜態RAM和SDRAM等。FIFO由于容量和速度的限制，不是實現大容量存儲的。目前，為常見的存儲器就是靜態存儲器(SRAM)，靜態存儲器有控制簡單、功耗低的優點。當前大容量的SRAM可以達4 MB，存儲時鐘速率250 MHz。

        如果要實現單通道32 M的存儲深度和200 M的數據傳輸速度，就要由8×1片SRAM拼合起來才能實現。但由于每片SRAM都要有獨立的地址對應存儲的數據，這對設計者進行制版和布線都是一個極大的挑戰。與靜態存儲器相比，單數據率動態存儲器(SDR SDRAM)具有存儲密度高、速度快等特點，數據線位寬可可以達到64 b，很適合于高速采樣系統。標準的SDR SDRAM可以達到的時鐘頻率達100 MHz以上，如果要滿足系統存儲速率的要求則至少需要有2×12 b的數據位寬，而目前并沒有64 b或32 b的SDRSDRAM，則需要使用多片拼合。這樣，對應于一個通道的存儲就至少需要有2片12 b的動態存儲器才能滿足存儲的需要，顯然成本比較高。

       雙速率同步動態隨機訪問存儲器(DDR)，是在SDRAM存儲技術上發展而來的一種新型存儲器件，在計算機行業得到了廣泛的應用。其特點是采用了雙倍速率結構實現高速操作，其在同一時間內傳輸的數據量是SDRSDRAM的2倍，傳送數據的時鐘速率可達400 MHz，而存儲一個通道的數據只需要1片16 b的DDR，并且單位存儲成本和SDR SDRAM相比并沒有提高。因而，對于高速數據采集系統，無論從成本還是性能方面考慮，采用DDR作為系統的存儲器件是合適的。但DDR卻帶來了相對復雜的控制工作，不僅需要與SDRSDRAM一樣進行定時刷新，而且較SDRAM增加了新的控制信號和使用了新的電平標準。

       2 DDR的基本工作原理

        所謂DDR的雙倍速率結構，即在數據隨路時鐘的上升沿和下升沿各發送一次數據，這樣在一個時鐘周期內可完成雙倍速率的數據傳輸。由于DDR的控制邏輯比較復雜，這里只對其"寫模式"下的工作原理進行介紹，如圖1所示。

        從圖中可知對DDR進行寫操作時，首先通過外部控制模塊(如FPGA)對DDR送寫命令和操作地址，然后第1個正確的數據將在隨路時鐘DQS的上升沿進行存儲，接下來的數據將在DQS的連續時鐘沿上進行存儲。其中根據DDR的時序要求在寫模式下，寫命令和隨路時鐘的第1個上升沿要有一個固定的時間間隔tDQSS。為了在對DDR進行讀寫時能夠正確地存儲和讀取數據，應該嚴格地按照廠家提供的芯片手冊上的時序要求進行邏輯控制設計。下面對DDR的邏輯控制的設計和實現流程進行簡單的介紹。

        3 DDR控制模塊的設計

        根據DDR芯片控制要求，在設計中將DDR主控制模塊分為5個子模塊，分別是初始化模塊、外部刷新模塊、主狀態機模塊、地址模塊和命令輸出模塊。其具體組成如圖2所示。

        由于DDR必須以一個預先定義好的模式進行啟動并初始化，如果操作過程不按照這個特定的模式進行初始化，將導致錯誤操作并且不能對數據進行正常的讀寫。初始化模塊在系統啟動之后馬上對DDR進行配置，使其達到正確的時序和配置要求。DDR初始化的流程圖如圖3所示。

 

        (1)主狀態機模塊則是根據接收到的命令控制狀態

        機的動作，通過翻譯控制信號控制內部狀態機產生控制DDR的正確時序信號，這一部分是主控制模塊的關鍵和難點，能否正確控制DDR的操作完全集中在此模塊。

        (2)外部刷新模塊是輔助主狀態機模塊控制DDR處于空閑狀態時的定時刷新。

        (3)地址發生模塊的作用是根據所接收由主控狀態機發送來的內部命令產生所對應的地址，然后將命令和對應的地址同步發送給命令發送模塊。

        (4)命令發生模塊是與DDR芯片的接口部分，其將從地址模塊發送來的具體命令解釋成DDR所需的命令信號和控制信號,以及所需的地址信號(AO～A12，BA0，BAl)。

       4 高速數據采集系統的結構設計

       為了能更清楚地了解DDR在高速數據采集系統中的應用，這里將對基于CPCI總線的高速數據采集系統結構進行描述。高速數據采集系統的設計框圖如圖3所示。

       外部信號首先經過模擬通道的調理達到A／D芯片的輸入要求，再通過A／D芯片將模擬信號轉換成數字信號送人FPGA處理。當處理器發出"寫命令"時，把數字信號在FIFO內部進行緩存再送入DDR進行存儲．如果A/D的采樣速率為200 MSa/s，則可以使用133 MHz時鐘速率的DDR芯片即可達到要求。但是在內部進行緩存時存在一個問題，就是寫入F1F()的時鐘速率大于讀取FIFO的時鐘速率，這樣就會導致從A／D采樣過來的信號不能完整地存儲。

       在這種情況下通常采用數據分流的方式進行解決，即把采人FPGA的200 MHz的數據流分成2路100 M的數據流，分別存入相應的FIFO內再以133 MHz的時鐘速率讀出送DDR進行存儲，這樣就可以對信號進行完整的存儲。當然存儲過程還要通過DDR的控制模塊和FPGA內部自帶的1P核的配合才能夠完成。同理，當處理器發出"瀆命令"時，在DDR控制模塊的控制下將DDR內部數據讀回FPGA內部，再次通過FIFO進行緩存。通常采用40 M的時鐘速率將數據送回處理器處理，從DDR寫回FPGA的數據流時鐘速率為133 M，而從FIFO讀}IJ數據的時鐘速率為40 M；同樣存在著寫入FIFO的時鐘速率大于讀取的時鐘速率的現象，但足這里不仔在數據丟火的問題，岡為前端的分流處理已經保證了數據的完整性。這里只需對FIFO及DDR進行控制，即對FIFO的使用率做一個控制，當FIFO的使用率大于某一值時，停止從DDR中讀取數據；當小于這個值時，繼續從DDR中讀取數據。這樣就有足夠的數據可進行分析處理，從而重現信號特征。

      5 結 語

      DDR在高速數據采集系統中的應用有很大的實際意義，他提高了系統的可靠性和數據的存儲深度，在一定程度上有效地減小了電路設計的尺寸。DDR已經被應用于視頻采集、內存設計等多個領域。其關鍵技術是DDR時序控制模塊的設計。