在高速數據采集系統中，由ADC轉換后的數據需要存儲在存儲器 中，再進行相應的處理，保證快速準確的數據傳輸處理是實現高速數據采集的一個關鍵。由于高速ADC的轉換率很高，而大容量RAM相對ADC輸出速度較慢， 保持高速數據存儲過程的可靠性、實時性是一個比較棘手的問題。對于數據采集系統中的大容量高速度數據存儲、傳輸，本文提出一種基于FPGA的多片RAM實 現高速數據的存儲和傳輸的方案，并應用于1GS/s數據采集系統中，實現了以低成本RAM完成高速實時數據存儲系統的設計。
方案選擇
高速的數據采集速度是保證數據采集精度的標準，但往往在數據處理時并不需要以同樣的速度來進行，否則對硬件的需求太高，成本也較高。這就需要有一個數據緩存單元，將數據有效地存儲，再根據系統需求進行數據處理。
通常構成高速緩存的方案有三種。種是FIFO(先進先出)方式。FIFO存儲器就像數據管道一樣,數據從管道的一頭流入，從另一頭流 出，先進入的數據先流出。FIFO具有兩套數據線而無地址線，可在其一端寫操作而在另一端讀操作，數據在其中順序移動，因而能夠達到很高的傳輸速度和效 率，且由于省去了地址線而有利于PCB板布線。缺點是只能順序讀寫數據，不易靈活控制，而且大容量的高速FIFO非常昂貴。
第二種是雙口RAM方式。雙口RAM具有兩套獨立的數據、地址和控制總線，因而可從兩個端口同時讀寫而互不干擾，并可將采樣數據從一個端口 寫入，而由控制器從另一個端口讀出。雙口RAM也能達到很高的傳輸速度，并且具有隨機存取的優點，缺點是大容量的高速雙口RAM的價格很昂貴。
第三種是高速SRAM切換方式。高速SRAM只有一套數據、地址和控制總線，可通過三態緩沖門分別接到A/D轉換器和控制器上。當A/D采 樣時，SRAM由三態門切換到A/D轉換器一側，以使采樣數據寫入其中。當A/D采樣結束后，SRAM再由三態門切換到控制器一側進行讀寫。這種方式的優 點是SRAM可隨機存取，同時較大容量的高速SRAM有現成的產品可供選擇。
從降低成本上考慮，采用第三種方式實現大容量數據存儲功能。結合1GS/s數據采集系統的要求，存儲深度為4MB。選擇ISSI公司的靜態RAM，由8片IS61LV25616構成4MB測試數據的存儲，系統結構如圖1所示。
圖1 數據存儲原理框圖
數據存儲設計
● 數據流控制
ADC為雙通道500MS/s的轉換率，8bit的垂直分辨率，轉換數據的輸出是每通道I、Q兩個方向上差動輸出，在差動時鐘500MHz 的驅動下，可以實現1GS/s的實時采樣率，由ADC輸出的4路轉換數據流輸出分別為250MS/s。而IS61LV256系列RAM的速度級別為 10ns或12ns，這樣數據必須經過FPGA進行緩存以后，才可以再次存入RAM。
IS61LV25616系列RAM芯片有16位數據線，18位地址寬度，同時還包括數據讀RD、寫WR及片選CS等控制信號。將8片RAM并行連接到FPGA上，組成數據采集的存儲單元。
將從ADC輸出AI[8...0]、AQ[8...0]、BI[8...0]、BQ[8...0]，每路信號都為LVDS輸出，共32位為 一組轉換數據DATA[31...0]，速率為250MS/s，要將這個速度在FPGA內部降至RAM可接受的范圍。選用CycloneII系列 FPGA，其內部時鐘可工作在402.5MHz，支持單端和高速差動標準I/O接口，對于250MS/s的數據流完全可以接收。利用FPGA內部的D觸發 器作為緩沖，經過4級緩沖之后分別得到DBO[127...0]，這樣數據速度降為62.5MS/s。經過緩沖后的數據已經在選用的RAM接受速度級別 內，將得到128位的數據作為8片RAM的數據線，完成了數據流的控制。數據緩沖的原理如圖2所示。
圖2 數據緩沖設計
● 地址發生器設計
每次讀寫數據時，必須提供數據的存儲位置，以讀寫信號作為時鐘計數信號，順序產生地址信號，其中NWE是RAM的寫數據信號，NOE是讀數 據信號，二者都是低電平有效，選擇AB[17...0]作為RAM組的地址信號。CNTEN是地址計數器的使能信號，由讀取/寫入數據的深度決定，當未完 成讀取/寫入的數據時，CNTEN＝0，此時允許讀/寫操作繼續執行；當讀/寫操作完成時，相應的地址信號將CNTEN設置為1，則停止地址計數。地址發 生器的原理如圖3所示。
圖3 地址發生器設計
● 讀寫數據的設計
在設計好采集數據的地址發生單元后，接下來就是配合時序進行讀寫操作。
圖4是RAM的讀操作時序圖，從圖中可以看出，當指定待操作的地址后，設置芯片使能信號OE和片選使能信號CE有效，即可從數據線上讀出相應地址內的數據。
圖4 RAM的讀數據時序圖
對于單片RAM的操作比較簡單，但是要將數據順序寫入8片RAM中，就要求對上一片RAM寫操作完成后，系統能夠設置下一個待操作的RAM 有效，128位數據線分別對應8片RAM的數據線，由于地址線和讀寫使能線公用，則需要分別設置每個RAM的片選，以區別當前操作是針對哪一個RAM。片 選信號可以由譯碼器產生。讀操作時設置相應RAM的片選有效，即可讀出存儲的數據，而進行寫操作時，則可以設置所有的RAM片選有效，將采集到的數據同時 并行的寫入8片RAM中。根據這些描述，片選信號的設計如圖5所示。NIOMD為操作的狀態信號，說明當前的操作是讀狀態或是寫狀態，讀數據情況下設置為 1，片選信號分別有效，寫數據情況下設置為0，所有RAM均處于片選有效狀態下，可以同時寫入數據。這樣的設計也是為了配合系統的需求，一般的，讀取數據 的速度相對于寫數據來說還是要快一些的。
圖5 RAM片選使能信號設計
仿真驗證
將上述設計方案整合后，配合其他控制信號的設計，就完成了數據采集系統數據存儲功能的設計。在QuartusII軟件中對上述設計進行波形 仿真，可以看到設置SET值及相應的狀態控制信號，則在VDB端就可以按照CS指示的相應的RAM芯片中順序讀出預先存入的數據。按照圖中所示的狀態寄存 器設置，讀取深度設置寄存器設置為小值SET[4...1]＝000，即只讀每片RAM的存儲數據，則地址發生器的值為8，從圖中可以看到當地 址發生器輸出值增加到8時，WE跳變為高電平，RAM的讀使能無效。由于AB[3]＝1，使得CNTEN=1,地址發生器的計數時鐘使能無效，計數器停止 計數，完成一輪數據的讀取操作。讀數據仿真驗證結果如圖6所示。
圖6 讀數據仿真驗證
在圖6中，對于當前數據線上的數據串DB=0010，0011，1010，1110，1101，0011，1001，0111，片選信號 CS低電平有效，當CS=11011111時，即選中按順序由低位到高位計算的第6片RAM，此時對應的在VDB上讀出的數據應該為DB的第6個數據值， 即為1010。從波形方針圖上得到驗證。
結語
利用FPGA的內部資源，設計靈活的邏輯控制，完成高速大容量數據采集的存儲和傳輸設計，本文提出的設計方案可以在選用低成本、操作簡單的 靜態RAM組的情況下，實現實時大容量數據存儲需求的一種設計方法，并在EDA軟件中進行了仿真驗證，成功地應用在1GS/s數據采集模塊中。