隨著半導(dǎo)體工藝的發(fā)展，器件的工作頻率越來(lái)越高，使得高速PCB的設(shè)計(jì)成為產(chǎn)品設(shè)計(jì)中的一個(gè)重要環(huán)節(jié)，而高速PCB設(shè)計(jì)所面臨的過(guò)沖、下沖、振鈴、延遲和單調(diào)性等信號(hào)完整性問(wèn)題，將成為傳統(tǒng)設(shè)計(jì)的一個(gè)瓶頸，設(shè)計(jì)人員僅僅憑經(jīng)驗(yàn)將越來(lái)越難設(shè)計(jì)出完整的解決方案，因此設(shè)計(jì)人員只有借助一套完整的信號(hào)完整性分析工具才能準(zhǔn)確預(yù)測(cè)并消除這些問(wèn)題。下面我們結(jié)合高速PCB設(shè)計(jì)分析工具SpecctraQuest來(lái)分析以上的PCB級(jí)信號(hào)完整性問(wèn)題。

　　拓?fù)浣Y(jié)構(gòu)對(duì)信號(hào)的影響

　　當(dāng)信號(hào)在高速PCB板上沿傳輸線傳輸時(shí)遇到阻抗不匹配，將有部分能量從阻抗不連續(xù)點(diǎn)沿傳輸線傳回，造成反射現(xiàn)象。在高速PCB設(shè)計(jì)中，有很多問(wèn)題都是由反射引起的，因此應(yīng)該特別注意。在高速PCB板上，一條導(dǎo)線已經(jīng)不再是單純的導(dǎo)線，而須當(dāng)作傳輸線看待，按照傳輸線理論來(lái)處理。阻抗的不匹配，以及在不同分支上傳輸時(shí)間的不一致都會(huì)造成信號(hào)完整性問(wèn)題。

圖1

　　圖1是一個(gè)典型的單驅(qū)動(dòng)器多接收器的拓?fù)浣Y(jié)構(gòu)，在接收器端開(kāi)路，阻抗為無(wú)窮大，因此信號(hào)在終端會(huì)發(fā)生全反射，沿傳輸線原路返回。串接電阻阻值為Z0，傳輸線阻抗為2Z02=Z01=Z0，信號(hào)沿Z01通過(guò)連接點(diǎn)傳遞到兩個(gè)分支時(shí)，由于兩個(gè)分支并聯(lián)，因此從Z01看過(guò)去的阻抗正好為Z0，因此信號(hào)在從Z01傳遞到兩個(gè)分支時(shí)信號(hào)不會(huì)發(fā)生反射。信號(hào)繼續(xù)沿分支傳遞到終端，終端開(kāi)路，因此信號(hào)被反射回來(lái)；由于是不平衡的拓?fù)浣Y(jié)構(gòu)，信號(hào)沿原路返回時(shí)就會(huì)有時(shí)間上的不一致，因此在節(jié)點(diǎn)處就會(huì)有信號(hào)完整性問(wèn)題出現(xiàn)。

圖2

　　采用對(duì)稱的拓?fù)浣Y(jié)構(gòu)可以解決這個(gè)問(wèn)題。結(jié)合如圖2所示實(shí)際工作中的一個(gè)例子來(lái)分析，這是在一個(gè)路由器中收發(fā)器到內(nèi)存的拓?fù)浣Y(jié)構(gòu)圖，驅(qū)動(dòng)器是BCM5625，接收器是存儲(chǔ)器。

圖3：元件連接的兩種不同位置。

　　在圖2中紅圈處和藍(lán)圈處的線長(zhǎng)分別是1,400mil和3,550mil，由于設(shè)計(jì)工程師在設(shè)計(jì)時(shí)只考慮了零件位置的擺放而忽略了線長(zhǎng)的影響，因此測(cè)試到的波形不太理想。將紅圈處線長(zhǎng)改為3600mil后的再測(cè)試，可以發(fā)現(xiàn)波形得到很大的改善(主要是單調(diào)性得到很大改善)。

　　元件位置對(duì)信號(hào)的影響

　　在高速PCB板上，零件位置的擺放不能再像在低速PCB板那樣具有一定隨意性，正確的位置往往對(duì)信號(hào)的影響非常大。以一個(gè)設(shè)計(jì)中的實(shí)例來(lái)分析，在如圖3所示的拓?fù)鋱D結(jié)構(gòu)中，驅(qū)動(dòng)端產(chǎn)生時(shí)鐘信號(hào)，接收端是儲(chǔ)存器。

　　注意到15p電容的位置是擺在33Ω電阻的后面，分析后發(fā)現(xiàn)電容的位置放在電阻前面會(huì)有更好的效果(紅色虛線所示)，信號(hào)的波形改善較大，EMI也有所改善。如圖5所示是改善前后的波形，雖然信號(hào)的過(guò)沖還有點(diǎn)大，但這可以通過(guò)改變串接電阻的值來(lái)改善，例如可以改為47Ω。

　　元件對(duì)EMI的影響

圖4：增加30p的電容可以改善EMI特性

　　良好的系統(tǒng)設(shè)計(jì)不僅要求系統(tǒng)能正常運(yùn)作，還要要求系統(tǒng)不能影響其它系統(tǒng)的正常工作，不能對(duì)其他系統(tǒng)造成電磁干擾，因此必須考慮EMI問(wèn)題。采用Specctraquest工具也能對(duì)EMI的問(wèn)題作出分析。我們?nèi)砸月酚善鞯陌咐齺?lái)作分析，在圖4中，U13是時(shí)鐘發(fā)生器，BGA1是信號(hào)接收端，另外兩個(gè)接收端是測(cè)試點(diǎn)，紅圈處的電容是實(shí)際的電容模型。對(duì)沒(méi)有電容和加了電容后在BGA1端的信號(hào)頻譜進(jìn)行測(cè)試分析，可以看到加了一個(gè)30p的電容后EMI改善很多，但其缺點(diǎn)是信號(hào)的上升時(shí)間會(huì)變緩，解決方法是只要是在規(guī)定范圍內(nèi)選取適當(dāng)?shù)碾娙葜怠?

　　不同端接對(duì)信號(hào)的影響

　　正確的端接對(duì)信號(hào)的影響非常大，如果端接不正確的話甚至?xí)斐上到y(tǒng)不能正確工作。如圖5為某條線的終端端接方案的部分拓?fù)浣Y(jié)構(gòu)。

圖5  

　　可以看到在接收端的波形存在明顯的問(wèn)題，甚至在閾值電壓以下了。因此考慮使用另外的端接方案(在這里我們使用代文寧端接)，改善以后的拓?fù)鋱D如圖6所示。通過(guò)測(cè)試可以發(fā)現(xiàn)波形得到明顯的改善，但使用代文寧端接的缺點(diǎn)是要消耗部分直流功耗。

圖6

　　軟件仿真結(jié)果和示波器測(cè)試結(jié)果比較

　　在用軟件仿真得出結(jié)果后，應(yīng)該將其與實(shí)際的波形作比較，然后得出相關(guān)性的結(jié)論。在實(shí)際的仿真過(guò)程中，我們會(huì)用到IC廠商提供的IBIS模型，如果模型本身沒(méi)有問(wèn)題，在仿真軟件中的參數(shù)設(shè)置正確，得到的結(jié)果應(yīng)該和示波器測(cè)量的結(jié)果出入不大。我們以英特爾的SpringDale芯片組為例說(shuō)明，如圖7所示是北橋芯片到DDR333內(nèi)存的波形圖(接收端是存儲(chǔ)器)，紅色的曲線是用示波器實(shí)際所量測(cè)到的波形； 藍(lán)色是SpecctraQuest軟件運(yùn)行出來(lái)的結(jié)果，具體環(huán)境是在SQ激勵(lì)源的設(shè)置上選取“custom”，并給出1011001的激勵(lì)信號(hào)；截止頻率設(shè)置為1G，這樣是考慮趨膚效應(yīng)的影響，如果信號(hào)翻轉(zhuǎn)越快，則截止頻率應(yīng)該設(shè)的越高。可以看到兩個(gè)波形非常接近。

　　本文小結(jié)：

　　電子技術(shù)的發(fā)展使得IC的工作速度越來(lái)越快，頻率越來(lái)越高，當(dāng)信號(hào)的互連延遲大于邊沿信號(hào)翻轉(zhuǎn)閥值時(shí)間的20％時(shí)，PCB板上信號(hào)線就會(huì)呈現(xiàn)出傳輸線效應(yīng)，即連線不再是顯示集總參數(shù)的單純的導(dǎo)線性能，而是呈現(xiàn)出分布的參數(shù)效應(yīng)，這就是高速設(shè)計(jì)。

　　與傳統(tǒng)的設(shè)計(jì)比較，高速設(shè)計(jì)要更多地考慮到信號(hào)完整性問(wèn)題，在設(shè)計(jì)過(guò)程中借助EDA工具可以上減少重復(fù)設(shè)計(jì)次數(shù)，減少設(shè)計(jì)人員所花的時(shí)間和精力，同時(shí)又能設(shè)計(jì)出良好的產(chǎn)品來(lái)。

　　參考文獻(xiàn)：

　　1. Cadence 高速系統(tǒng)設(shè)計(jì)專刊
　　2. High-Speed Digital System Design" Stephen H.Hall etc.