1.1 灰度實現方法比較
有機電致發光顯示器(OLED)雙管驅動電路可采用傳統的模擬電壓控制法來實現灰度.由于白光OLED的亮度和數據電壓之間呈非線性關系,缺少一個漸變的易于控制的線性區間.彩色OLED顯示需要同時精確地控制RGB三基色的灰度,實現起來難度更大.因此,采用模擬電壓法來調節發光強度,難以精確、有效地表示低溫多晶硅AM-OLED的灰度,現在總的趨勢是使用數字灰度方案.數字灰度方法包括面積比率灰度(ARG)和時間比率灰度(TRG)兩類.當然,它們也可結合起來使用.各種方法中,控制工作電流方式的缺點是不能保證較好的一致性(因為存在工藝差異和工作條件差異);子顯示單元的方法,即空間比例分配的方法,困難在于隨著灰度級的增加要制造更小的子單元;脈沖寬度調制法(PWM),缺點是時序復雜,電路開銷大.
分場技術可實現OLED工作在發光或熄滅狀態,無需考慮線性區問題,尤其對有源選址模式,對OLED驅動電壓精度的要求和驅動管均勻一致性的要求都大大降低了,因而大大減低了對工藝的要求.本系統采用了分場(本文為四分場)顯示法來實現彩色AM-OLED的灰度顯示.
1.2 四分場實現數字灰度
四分場數字灰度方法就是把輸入視頻信號的一個場周期分為4個子場,4個子場的發光時間比例為1∶2∶4∶8.公共陰極端VC端在不同子場所加的電壓是相同的,使驅動TFT工作在輸出特性靠近飽和區的線性區,OLED工作在亮度飽和區,那么,OLED在四個子場的發光有效亮度比例也為1∶2∶4∶8.利用子場的組合可以得到16級灰度顯示所對應的像素的發光時間,所以可以實現視覺上的16級灰度.對于彩色OLED屏,只需將三基色像素各自以單色方式驅動,然后在屏上進行合成即可,16級灰度可以實現4096種顏色.
寫入2顯示分離法見圖1.圖中縱坐標表示由行驅動器選中的行、橫坐標表示時間,陰影部分表示OLED發光的顯示周期(DP).每幀被分成四個子場(SF),四個子場中DP長度之比為1∶2∶4∶8.在數據寫入周期(WP),逐行往顯示屏的像素單元寫入顯示數據,此時,所有的像素都不發光.
圖1 寫入2顯示分離法示意圖
顯示狀態由公共陰極的電平來控制,當其為低電平時,為顯示周期;當其為高電平時,為數據寫入周期.DP和WP互相分開,交叉進行.
圖2 無間隔顯示法示意圖
無間隔顯示法(參見圖2)在顯示的過程中進行數據的寫入,時間占空比可達.每一幀仍被分成四個子場,它們的時間之比為1∶2∶4∶8.當幀頻為60Hz時,各子場的時間分別為1.11ms,2.22ms,4.45ms和8.90ms.
本系統在雙TFT像素單元電路中采用了無間隔顯示法.該種方法寫OLED屏的時間必須小于小子場的時間,否則將使灰度不正確.如在四分場、60Hz時,寫OLED的時間Twp必須小于1.11ms.使用4MHz的寫入時鐘,寫480列,144行(128+16,IC上部放空了16行),16位并行寫入,因此每個子場寫OLED屏的時間Twp為1.08ms,正好小于1.11ms.要使小子場的時間小于寫OLED屏的時間,增加灰度級,必須增加TFT的數量.
此方法有兩個優點:a.可以省去公共陰極的驅動電路.該電路的電流會隨顯示分辨率的增加而增加,當分辨率很大時,該電路的設計將會非常困難.b.時間占空比可達,相同的外加電壓下,亮度提高. 數字驅動電路的困難在于工作頻率比模擬驅動電路高得多.采用16位并行寫入的方法,把頻率降為1/16.
2 FPGA為核心控制的動態顯示驅動電路
2.1 整體方案
圖3 OLED驅動電路整體方案
圖3為OLED驅動電路的總體方案圖.其中控制器、延時控制器及多諧振蕩器均由現場可編程門陣列(FPGA)實現.基子場的點時鐘P-CLK由外部晶振提供,由P-CLK分頻得到各個子場的點時鐘,并由子場點時鐘產生子場行同步信號.待顯示的視頻信號由DVI接口輸出,經RAM緩存后,在特定的時間內寫入OLED基板.起緩沖作用的RAM被分成四頁,每頁分別存儲一個子場的數據.頁內存儲單元與顯示屏的像素相對應.從DVI來的數據在第四子場的顯示時間內寫入RAM,系統采取逐行寫入、整屏顯示的方式.因為DVI接口標準規定像素時鐘至少為27.175MHz,為了保證系統可靠工作,還要留有一定的安全余量,所以,FPGA設計的控制器應能工作在40MHz以上.這對一般的系統來說是很高的頻率.起初設計出的系統工作頻率只有20MHz,離目標相距甚遠.為了滿足系統的頻率要求,采取以下三個方面的措施:a.選擇系統布線延時較小且可預測的FPGA,選擇的是Altera的ACEX系列的產品;b.合理地設計系統,盡量使用執行效率高的邏輯單元和程序代碼;c.選擇好的邏輯綜合工具(選用Altera的Quartus綜合工具),并合理地設置綜合參數.通過后仿真,FPGA的工作頻率達到80MHz.
2.2 FPGA內部模塊
本系統使用FPGA來設計控制電路,采用自頂向下的設計方法,從頂層向底層逐層深入、細化.圖4為FPGA控制器的內部模塊圖,FPGA內部共分4個模塊.
圖4 FPGA內部模塊圖
a.數據處理單元.接收DVI接口發來的數據,轉換成適合分場顯示的數據信號,并在同步控制器的控制下,和內存地址發生器一同將分場數據寫入幀緩沖器.從DVI發來的數據是每個像素24位的真彩色并行數據,如何將其轉化為四分場數據是設計的難點.首先每個基色是8位數據,而4分場所需要的是4位,根據高權值數位優先原則,保留權值較高的四位,并對權值低的四位進行“零舍一入”,從而保證取樣平均誤差為0.25ζ(ζ為小取樣值),達到小.經過上述取樣,得到一個子像素四分場的全部顯示信息,然后使用數據分配器和狀態計數器將4位并行數據拆分為單個子場的數據.同時將幀緩存器(RAM)劃分為4個單元,每個單元存儲一個子場的數據.這樣在每個子場的尋址周期內,只需從相應的單元讀取數據,寫入OLED屏,原始數據由此轉換為可用于四分場顯示的數據.
b.內存地址發生器.控制內存的讀寫.當幀緩沖器被劃分為4個單元,在寫內存時,將每個子像素的4位分場信號分發到各個單元內存儲,而在讀出時,每個子場又要求從某個相應的單元中去取數據,而且由于現在的內存一般只能字節(即8位)尋址,因此,采用動態地址發生器,即在內存寫入時和各分場尋址周期中內存讀時采用不同的地址產生機制,并由同步控制器來控制、選擇.
c.OLED尋址控制器.在每子場的尋址周期產生行、列驅動器的同步信號,控制行列驅動器將顯示數據逐行寫入OLED屏中.
d.同步控制器.協調、同步各個模塊間的工作,并產生公共陰極控制信號.同步控制器為一個全局定時器.它接收DVI接口發來的同步信號,并以此信號作為全局定時的基準;它輸出各個模塊的啟動和停止信號,各個模塊的同步工作;它將DVI發送來的像素時鐘信號轉換為各個模塊的工作時鐘信號.
2.3 控制電路工作過程
圖5為FPGA內部布局圖,當數據處理單元DSP將DVI解碼器產生的像素信號R[7∶0],G[7∶0],B[7∶0]轉化為分場像素信號Dout[15∶0]時,存于SRAM中;控制單元Controler用于控制各單元的同步及產生讀寫RAM時的地址信號;延時控制單元Delay及延時模擬單元Cpdm用于控制每一子場的發光時間,以實現分場功能,調節顯示灰度.工作過程如下.
圖5 FPGA內部布局圖
A.數據由DVI接口寫入RAM.
B.由DVI發出Reset信號將顯示系統復位,并使LI/～LO(亮/滅)有效,啟動顯示驅動器.
C.顯示子過程:a.RAM的輸出使能OE有效,在控制器的控制下,從RAM中將行數據移入列驅動IC的移位寄存器中,并在移位完畢時,(如圖3所示)由控制器發出信號(1),將此行數據存入緩沖器中,同時使行掃描電路中的行有效,將行數據寫入顯示屏的存儲電容中.b.在存儲電容充電的過程中,移位寄存器移入下一行,重復過程a.c.在120行寫入完畢時,由控制器發出信號(2),分兩路(3)和(4),分別啟動延時控制器和多諧振蕩器,通過延時控制電路,進行本子場相應時間的延時.此期間Vs有效,整屏顯示圖像.若此時正處于第四子場,控制器的Ready有效,通知DVI接口可以寫入數據,并將RAM的輸入使能端置為有效.此時由DVI接口將下一幀的數據寫入RAM.d.延時完畢,由延時控制器發出延時完畢信號(5),通知控制器寫入下一子場的數據.控制器發出(6),使RAM的輸出使能(～OE)有效,并啟動寫入電路,開始將下一子場的數據寫入顯示屏.e.重復a.
D.當不需顯示時,PC使LI/～LO為低電平,使整個顯示系統停止工作.
2.4 仿真結果
系統選用ALTERA公司Acex1K系列的EP1K30TC144-3型FPGA,采用Verilog HDL語言設計了基于S1D17502和S1D17503的120×160彩色AM-OLED顯示屏的控制電路,并在Max+plusⅡ軟件中進行了仿真,仿真結果如圖6所示.
圖6 仿真時序圖
由仿真時序圖可以看出:由DVI在0時刻發出的LI信號啟動顯示控制器,隨后視頻數據在DVI發出的時鐘同步信號CPO的控制下寫入RAM,ADR13-ADR0為內存地址信號.一幀數據全部寫入RAM后,便啟動了顯示過程.CPI為控制時鐘,EIO2,DIO1,DIO2為控制器與驅動IC的同步控制信號.Vs為延時控制信號,其為高電平時進行子場延時.圖中子場延時時間分別為0.57ms,1.15ms,2.29ms和4.59ms,與要求相符合.第四子場延時過程中,將下一子場數據寫入RAM中,待其延時完畢后,又開始了下一子場的顯示.