但是這樣做的風(fēng)險(xiǎn)很大。由于系統(tǒng)中存在高速和分布廣泛的信號，因此時鐘樹電路對系統(tǒng)性能、功耗、電磁輻射（EMI）和成本的影響很大。如果對其進(jìn)行優(yōu)化，則能為設(shè)計(jì)師帶來效率、可靠性等方面的巨大好處。如果設(shè)計(jì)師不能有效地設(shè)計(jì)時鐘電路，將可能導(dǎo)致產(chǎn)品無法在市場上獲得成功。
過去，設(shè)計(jì)師們一直在依靠傳統(tǒng)的基于分立元件的振蕩器來滿足其時鐘樹設(shè)計(jì)需求。然而，IC制造商近已開始提供各種集成了傳統(tǒng)的時鐘功能單片硅定時器件。本文將回顧今天設(shè)計(jì)師在開發(fā)時鐘定時電路方面遇到的挑戰(zhàn)，并分析這些不同的元件是如何影響其設(shè)計(jì)的。
主要挑戰(zhàn)
在這個新的系統(tǒng)設(shè)計(jì)環(huán)境中，設(shè)計(jì)師們想要實(shí)現(xiàn)無瑕疵而精確的時鐘信號分布將必須面對一系列嚴(yán)峻的新型挑戰(zhàn)。跡線的加長要求設(shè)計(jì)師特別注意負(fù)載間的跡線延遲的差別，并均衡系統(tǒng)支持的眾多器件的設(shè)置和保持時間。數(shù)年前的時鐘周期相對較大，偏移問題也許只是較為棘手而已。而隨著時鐘周期縮短至納米級，延遲則很容易導(dǎo)致時鐘遺漏或時鐘周期反轉(zhuǎn)。如果設(shè)置和保持時間受到影響，系統(tǒng)將進(jìn)入亞穩(wěn)態(tài)而變得不可靠。
同時，設(shè)計(jì)師還必須處理一系列與噪聲相關(guān)的新問題，例如信號反射、地彈噪聲(ground bounce)、信號串?dāng)_以及各個設(shè)計(jì)中潛伏的雙時鐘。如果這些問題沒有被提前發(fā)現(xiàn)，將會給性能、信號完整性，甚至系統(tǒng)可靠性帶來重大的影響。
抖動控制
不斷提升的時鐘頻率和不斷提高的時鐘樹設(shè)計(jì)復(fù)雜度使抖動控制變得尤為重要。定時不確定性是所有定時系統(tǒng)性能中都要考慮的重要因素，尤其是當(dāng)數(shù)據(jù)速率達(dá)到數(shù)Gbps時。因此，今天的設(shè)計(jì)師需要花更多的精力來發(fā)現(xiàn)抖動源。更快的邊緣速率和更高的切換電流，隨同不斷增加的時鐘頻率，增加了時鐘域間的干擾的可能性。而且這也將導(dǎo)致一系列可加重抖動程度的問題，包括串?dāng)_、傳輸線的不正確端接和振鈴振蕩(ringing)。
在通信市場，新的行業(yè)標(biāo)準(zhǔn)對抖動控制提出了非常高的要求。設(shè)計(jì)師必須使用可提供足夠裕度的定時元件來滿足這些規(guī)范。同時，少數(shù)元件需要不斷地集成更多功能驅(qū)使設(shè)計(jì)師不得不在大型ASIC或ASSP中將鎖相環(huán)與其他電路集成在一起。而這樣會增加定時電路的抖動。因此，隨著對抖動控制要求的不斷提高，迫使設(shè)計(jì)師將功能分開而將重要的定時功能移到外部定時IC上。
隨著時鐘樹設(shè)計(jì)的復(fù)雜性和抖動控制重要性的不斷提高，迫切需要設(shè)計(jì)師在開發(fā)早期就開始定義定時電路架構(gòu)。盡早在開發(fā)前期解決這些問題，設(shè)計(jì)師就可以更輕松地修改設(shè)計(jì)以補(bǔ)償抖動控制，減少重新設(shè)計(jì)并加速將產(chǎn)品推向市場。一些定時IC廠商現(xiàn)在還提供咨詢服務(wù)以幫助設(shè)計(jì)師優(yōu)化電路圖和電路板布局。
EMI問題的處理
定時電路設(shè)計(jì)中的另一個重要考慮因素是EMI。當(dāng)前設(shè)計(jì)使用的時鐘頻率越高，越容易違反針對傳導(dǎo)和輻射的EMI標(biāo)準(zhǔn)。目前，已經(jīng)出現(xiàn)了針對A類的工業(yè)和辦公室設(shè)備和針對要求更嚴(yán)格的B類住宅和消費(fèi)應(yīng)用的一些主要標(biāo)準(zhǔn)。
作為系統(tǒng)中頻率的信號，時鐘生成和分布電路已成為EMI的主要來源。因?yàn)檎麄€系統(tǒng)是在時鐘率下同步運(yùn)行的，處理器和總線活動產(chǎn)生的電源噪聲也以時鐘頻率或諧波形式出現(xiàn)。因此，所有由數(shù)字交換引起的系統(tǒng)電源噪聲都會保持與系統(tǒng)時鐘同步。
當(dāng)系統(tǒng)以低頻率運(yùn)行時，設(shè)計(jì)師可通過增加屏蔽、使用扼流圈、鐵氧體磁珠或其他技術(shù)來解決這些EMI問題。但是這些技術(shù)一般都比較昂貴，而且耗費(fèi)時間。
近幾年，設(shè)計(jì)師已開始采用擴(kuò)頻技術(shù)來調(diào)節(jié)輸出頻率，以減少由時鐘產(chǎn)生的峰值能量輻射，并符合新的EMI限制要求。這些技術(shù)可以用來降低由基波和相應(yīng)諧波產(chǎn)生的EMI。事實(shí)上，擴(kuò)頻技術(shù)已經(jīng)得到普遍應(yīng)用。一些總線架構(gòu)，例如PCI Express，已經(jīng)在其文件中提出了明確的規(guī)范，以幫助設(shè)計(jì)師的設(shè)計(jì)符合規(guī)范。因此，現(xiàn)在許多的時鐘合成器都帶有擴(kuò)頻功能選項(xiàng)。
圖1包含的DLP投影儀/TV應(yīng)用詳細(xì)描述了新一代時鐘合成器可滿足新興需求的功能集成。該器件使用了25MHz晶振或基準(zhǔn)時鐘輸入，可提供固定的48MHz和50MHz時鐘輸出。該合成器在50MHz CPU時鐘上增加了擴(kuò)頻調(diào)制，以符合行業(yè)EMI標(biāo)準(zhǔn)。其典型的峰-峰抖動僅為+/-125ps。
圖1：DLP投影儀/TV框圖。
一些系統(tǒng)內(nèi)的可編程合成器可對調(diào)制波形的頻率、調(diào)制比和形狀等擴(kuò)頻特性進(jìn)行編程，以給設(shè)計(jì)師提供額外性能。通過允許用戶連續(xù)改變調(diào)制的數(shù)量和速度，這些器件可以動態(tài)地修改系統(tǒng)，并避免昂貴的電路板重新設(shè)計(jì)。
定時電路的建立方法
過去，設(shè)計(jì)師一般都根據(jù)分立式晶振來建立定時電路。這種分立方法具有許多優(yōu)點(diǎn)。它比基于硅的方法有更好的抖動性能。經(jīng)過幾十年的設(shè)計(jì)演變，這種分立式器件的使用可以為任何開發(fā)中的時鐘電路提供一個成熟、可靠而屢試不爽的方法。大多數(shù)的工程師對此技術(shù)非常熟悉，無需任何額外的知識和培訓(xùn)都能建起合格的電路。
由于時鐘走線總是電路板中快的電路，分立元件的使用還為設(shè)計(jì)師的電路設(shè)計(jì)提供了巨大的靈活性。通過使用分立式元件，它們能夠更容易地使振蕩器接近于其驅(qū)動的芯片。這樣能限度地縮短走線長度，改善噪聲、干擾和EMI控制。
隨著設(shè)計(jì)師轉(zhuǎn)向更加復(fù)雜的系統(tǒng)設(shè)計(jì)和更高的頻率(75MHz以上)，傳統(tǒng)且熟悉的分立方法的優(yōu)點(diǎn)開始逐漸消失。使用分立時鐘源為運(yùn)行更多時鐘的系統(tǒng)建立時鐘樹正變得越來越復(fù)雜，工作量也越來越大。設(shè)計(jì)師必須花更多的時間來控制偏移和抖動。
同時，尤其是相對于新一代集成的硅定時器件而言，大型分立定時元件的使用與設(shè)計(jì)團(tuán)隊(duì)試圖持續(xù)減小產(chǎn)品占位面積的愿望背道而馳。晶體和硅基8引腳MSOP振蕩器的組合替代品大致與5x7mm表面貼裝振蕩器的占位面積相當(dāng)。然而，增加了功能的硅基解決方案可代替相同大小的多個振蕩器。
同樣重要的是，這種分立方法會延長開發(fā)時間，并影響終產(chǎn)品的上市時間。目前主流分立式晶體或振蕩器的交貨時間為12到16個星期不等。如果設(shè)計(jì)師需要特殊的頻率或獨(dú)特的配置，交貨時間甚至?xí)L。
硅定時器件
十年多來，設(shè)計(jì)師們一直在用定制的時鐘生成芯片代替振蕩器和各種時鐘分布元件。鎖相環(huán)時鐘發(fā)生器和低成本晶體經(jīng)常可取代大批量消費(fèi)產(chǎn)品中體積龐大而昂貴的金屬罐腔式振蕩器。
近幾年這種趨勢在加速。當(dāng)然，消費(fèi)市場正從模擬向數(shù)字格式轉(zhuǎn)移，以及通信行業(yè)寬帶技術(shù)的不斷實(shí)施，都在推動這一轉(zhuǎn)變。但是這一轉(zhuǎn)變在很大程度上得益于硅基方法固有優(yōu)點(diǎn)的驅(qū)動。
硅定時器件的單位輸出頻率成本相當(dāng)?shù)?。這些器件只需要較短的交貨時間，上市時間也更快。通常，硅定時器件所需的交貨時間只是分立式元件的一半左右。再加上容易重新編程，它們能夠更快地滿足非常規(guī)或定制應(yīng)用的需求。
硅定時器件還具有制造和測試方面的主要優(yōu)勢。許多IC廠商現(xiàn)在可提供在線可編程時鐘發(fā)生器，有助于設(shè)計(jì)師使用頻率裕度來探究系統(tǒng)極限。如果用分立的方法，設(shè)計(jì)師必須使用某種可變頻率源來代替振蕩器才能完成任務(wù)。這種費(fèi)時的過程往往需要使用一個外部發(fā)生器并對電路板重新布線，以注入測試時鐘。但利用硅定時器件，設(shè)計(jì)師現(xiàn)在可以在軟件中執(zhí)行相同的功能。
典型的硅定時器件具有可選擇乘法器，并可通過它們以不同電壓驅(qū)動工作在不同頻率下的多個時鐘。該乘法器很精確——大多數(shù)可達(dá)到0ppm綜合誤差。這些器件可在單端LVCMOS/LVTTL或差分PECL/LVPECL/LVDS輸出生成輸出頻率。
單個硅定時器件的跨應(yīng)用能力可為庫存管理帶來巨大優(yōu)勢。隨著系統(tǒng)設(shè)計(jì)復(fù)雜性的持續(xù)增加，設(shè)計(jì)師必須在受控偏移和抖動輸出不斷增加的前提下支持更多的頻率。設(shè)計(jì)師們再也不用通過存放不同的分立元件來滿足不同頻率的要求，現(xiàn)在只需庫存硅基定時器件，用引腳選擇功能來改變時鐘，或在某些情況下，重新在非易失性存儲器中編程器件寄存器就可以了。
通過將多種功能集成到單個芯片中，硅定時器件還可提供產(chǎn)品占位面積方面的主要優(yōu)勢。圖2中的機(jī)頂盒設(shè)計(jì)就是一個很好的例子。在一個典型的配置中，機(jī)頂盒可能需要一個壓控晶振（VCXO）模塊、一個振蕩器、四個晶體和一個零延遲緩沖器。利用新一代硅定時器件，設(shè)計(jì)師只需一個集成的VCXO時鐘合成器和一個晶體就可以滿足相同的要求。這將有助于設(shè)計(jì)師將時鐘元件總數(shù)從七個減少到兩個，同時將元件成本從2.5美元降低到1.5美元。此外，使用多個元件還會對設(shè)計(jì)的可制造性及系統(tǒng)可靠性帶來負(fù)面的影響。
圖2a：典型的配置的機(jī)頂盒框圖。
圖2b：使用新一代硅定時器件的機(jī)頂盒框圖。
本文小結(jié)
隨著系統(tǒng)架構(gòu)的復(fù)雜性和速度的持續(xù)增加，精確的時鐘定時電路的開發(fā)將變得越來越困難。偏移和噪聲問題將嚴(yán)重威脅信號的完整性和可靠性。因此解決這些問題將在系統(tǒng)整體性能中起到關(guān)鍵作用。為應(yīng)對這些挑戰(zhàn)，設(shè)計(jì)師們必須很好利用不僅可提供靈活性和性能，而且能夠幫助他們控制系統(tǒng)復(fù)雜性和成本的時鐘管理和定時器件。