引言
由于具有頻率精度高、轉換時間短、頻譜純度高以及頻率相位易編程等特點， 數控振蕩器(NCO)被廣泛應用于軟件無線電數字上、下變頻以及各種頻率和相位數字調制解調系統中。
NCO傳統的實現方法主要有查表法、多項式展開法或近似法，但這些方法在速度、精度、資源方面難以兼顧。而采用CORDIC算法來實現超函數時，則無需使用乘法器，它只需要一個小的查找表(LUT)，利用簡單的移位和相加運算，即可產生高精度的正余弦波形，尤其適合于FPGA的實現。
數控振蕩器原理
NCO的目標是產生頻率可變的正、余弦波樣本，(n=0，1，2...)。式中，fLO為本地振蕩頻率， fS為輸入信號的采樣頻率。
如圖1 所示，NCO主要包括3個模塊：
1. 相位累加器對輸入頻率控制字M不斷累加， 得到以該頻率字為步進的數字相位。
2. 相位相加器將相位寄存器中的數字相位與相位控制字相加， 得到偏移后的當前相位。
設系統的時鐘頻率為fc，頻率控制字為M，相位寄存器位數為N，則數控振蕩器輸出信號頻率為。根據Nyquist抽樣定理，fs值為1/2fc，而在實際設計中，一般不應大于時鐘頻率的1/4。其頻率分辨率為，根據此式，在系統時鐘頻率不變的情況下， 相位寄存器位數N越大， 產生信號的頻率分辨率越高。
圖1 數字控制振蕩器結構圖
3. 函數發生模塊，對當前相位進行對應幅度轉換后， 可以輸出任意函數的波形。
函數發生模塊直接的實現方法是只讀存儲器查找表(ROM LUT)法，將正、余弦波形的抽樣存放在ROM中，并通過一個DAC周期地進行輸出，從而產生輸出波形。如輸出信號幅度位數為a，相位地址位數n所需查找表的大小為a×2n。結合上文結論可知，頻率分辨率越高，所需要的ROM越大，和n為指數增長關系。可見，ROM LUT法很難兼顧功耗、性能、成本三方面， 而CORDIC算法的應用能夠很好地解決這一問題。
CORDIC算法原理
CORDIC(坐標旋轉數字計算機)算法是Jack Volder于1959年提出的，主要用于計算三角函數，雙曲函數及其他的一些基本函數。J.Walther于1971年提出了統一的CORDIC形式。該算法的具體原理如下：如圖2所示，初始向量a(x0，y0) (注意y0=0)經n次旋轉后得到向量b(xN，yN)qi。設第i次旋轉的角度為qi，根據J.Walther的推導得到迭代方程組：
(1)
且累積后終結果為
(2)
通過選擇tan(qi)=±2-i可以得到，x和y的方程現在可以利用一個簡單的管狀移位器和一個算術邏輯單元(ALU)來實現。此外，只需要使用一個相對簡單的、事先計算好的反正切表，即可消除超函數的計算。
圖2 CORDIC 算法原理示意圖
同時還要判斷旋轉的方向，以滿足Z變量由初始值逐步趨于零，需要通過下式來引入和估計一個簡單的符號變量d：di=sgn(zi)。 (3)
經過上面2步，得到如下迭代方程：
(4)
確定初始條件
(5)
則當N→ 時，迭代后結果為：(xi，yi)→(cos(q)，sin(q))。
綜合以上推導可見，只要選取合適的N，計算出相應的初始值(x0，y0)，以及相對應的反正切值，就可以利用簡單的移位加法操作和流水線結構實現上述的迭代方程式，計算出已知角度Z的正、余弦值，且這樣的電路結構非常易于FPGA實現。
應用MATLAB進行功能仿真和參數設計
FPGA設計流程中，應先利用MATLAB進行功能仿真，按照系統要求，以先驗的方式確定系統參數，測試系統性能是非常必要的，可以有效提高FPGA硬件設計的效率和電路質量，避免不必要的重復勞動。
本系統采用40M的晶振，要求輸出9.7M的正、余弦波，輸出幅值為18位二進制數。在實際系統中，由于有限的相位字長和有限的量化電平，相位和量化誤差總是存在的，而且這些誤差會導致雜散噪聲出現在頻譜中期望的分量之間，這些靠近期望分量的雜散信號會降低數字合成器的無雜散動態范圍(SFDR)。本系統要求輸出波形SFDR大于90dB。
因此還需要確定兩個系統參數。個參數是CORDIC迭代次數N。顯然，迭代次數N 越大，精度越高，資源消耗也越多，所以要選取合適的N值。另一個參數是當前相位Z的范圍。在實現過程中可以利用三角函數的一些對稱性質對相位進行象限轉換，將當前相位統一到更小的范圍內，例如1/2圓，1/4圓，甚至1/8圓，配合少量LUT，達到用較少迭代次數實現更高精度的目的，代價是電路的復雜度將會增加。
通過將CORDIC迭代過程、相位計算，以及相位截斷、量化字長等的誤差等因素引入MATLAB仿真程序中，能夠準確仿真出實際數字電路的輸出波形。采用不同的參數，多次仿真后，確定選取迭代次數N=16，相位Z的范圍為(-90，90)，是一個很好的平衡點。
仿真結果如圖3所示，信號的頻譜在9.7M達到峰值，說明生成的正弦波形其頻率為9.7M，且信號幅度的有效值與雜散分量有效值分貝差接近100dB，即SFDR>90dB?？梢?，該結果完全符合NCO的系統設計要求，可以按照此設計參數進入到下一步FPGA數字電路實現。
圖3 基于CORDIC算法的NCO輸出正旋信號頻譜圖
基于CORDIC的NCO的FPGA實現和驗證
這一階段的設計過程采用Verilog HDL編程，用Xilinx公司的FPGA設計工具實現。具體電路設計可分為兩個部分。
部分為CORDIC迭代前模塊，終目的是輸出當前相位，主要功能是進行相位累加、截斷，以及按照上文的設計參數轉換相位至(-90，90)之間，并給出相應的控制信號。圖4中左邊個模塊anglepro即完成了上述功能。系統采用了32位的累加器，M值可由公式計算得到。CLK接FPGA外部40M時鐘，每來一個上升沿，累加器以M為步進進行一次累加。在精度允許的條件下，對相位地址進行截斷至18位，將此18位2進制數看成是數的補碼形式，其范圍為(0,(217-1))∪(-217,-1)，對應到圓周上可以看成是(0,p)∪(-p,0)。下面只需進行相位的轉換工作，對相位地址的高兩位進行異或運算，當結果為0時，說明當前相位已經在設計區間(-90，90)之間;結果為1時則做簡單的象限轉換，將第二象限折入象限，第三象限折入第四象限，并輸出控制信號t對終輸出的COS幅值取負。
圖4 Synplify Pro編譯綜合后RTL仿真圖（局部）
第二部分為整個CORDIC算法的迭代過程，根據仿真結果，系統采取了16級迭代，X迭代初始值可由公式(5)算出K=0.6073，量化為18位二進制數后，得到幅值約為79600。同樣，迭代過程中所需要的反正切角度值，也根據角度比例對應量化為18位二進制相位參數。在本次設計中，并沒有將這些反正切角度量化值存入統一的LUT中，而是分別固化在每一級的迭代模塊中，簡化了數字電路結構。
圖4中cord_2是迭代過程中的一個典型迭代模塊，其他15個迭代模塊的核心結構與cord_2完全相同。如圖5所示，流水線結構中，每一個模塊(級)接受來自上一次迭代的Z角度值、X值、Y值，通過判斷Z的符號對X、Y、Z做移位加減操作，其迭代的核心部分只需要3個加減法器和2個移位器。在本次設計中，進一步用更為簡單的符號位擴展和對應賦值取代了移位器，使得電路結構更為簡單。
圖5 CORDIC流水線結構圖
采用這樣的流水線結構，級級直接相連， 省去了中間的多位寄存器， 每一級移位長度和反正切角度值的固化，也大大節省了FPGA實現時的寄存器數量。實際工作時，只需要17個時鐘周期的建立時間，就可以輸出個正、余弦值，進而連續輸出波形的離散數值。
通過ModelSim仿真后，得到仿真波形如圖6所示。
圖6 modelsim 仿真波形圖
為了驗證輸出波形是否正確，本文采用了將量化后幅值還原與理想值比較的方法。如，個幅值對應的實際余弦值為131068/(2^17)≈0.99997。同時，算得理論相角步進為87.3°，進一步算出理想的正弦、余弦值。取其中幾組數據進行比較，如表1、表2所示。
通過對比，可以發現電路仿真后輸出值與理想值很接近，得到了預期的正、余弦離散波形，驗證了程序本身的正確性，也可以肯定，前文基于CORDIC的NCO功能仿真和參數設計已經成功地在FPGA電路中實現。目前，該設計已成功應用在Xilinx Spartan XC3S500芯片上。
結語
采用CORDIC算法設計數控振蕩器可以生成高精度數控振蕩器而無需大容量的查找表， 節省了大量的ROM資源，降低了功耗，僅采用移位寄存器和加法器結合流水線結構就可實現迭代過程。在本次設計中，用符號位擴展和對應賦值取代了移位器，使得電路結構更為簡單。CORDIC算法所能達到的精度與所選取的迭代次數和操作數位寬密切相關，通過縮小迭代的角度范圍，利用三角函數的對稱特性，配合少量LUT或邏輯電路，可以進一步設計出更高精度的數控振蕩器。
參考文獻：
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