隨著科學(xué)技術(shù)的快速發(fā)展，電路仿真技術(shù)的應(yīng)用達(dá)到了一個(gè)新的階段。作為EDA工具的PSpice是能對(duì)模擬信號(hào)和數(shù)字信號(hào)進(jìn)行仿真分析的非常好的軟件。VHDL。是一門針對(duì)數(shù)字電路進(jìn)行描述的語言。兩者的電路仿真都有優(yōu)缺點(diǎn)，如果將兩者結(jié)合起來，可以得到比較好的仿真效果，對(duì)提高電路的設(shè)計(jì)質(zhì)量有很大的幫助。

　　l PSpice

　　Spice(Simulation Program With Interated Circuit Emphasis)是美國(guó)加州大學(xué)伯克利分校于70年代推出的電路模擬仿真軟件。PSpice是適用于PC(個(gè)人計(jì)算機(jī))上Spice程序中的一種，現(xiàn)在是ORCAD軟件的一個(gè)組成部分。他可以同ORCAD的其他部分：原理圖設(shè)計(jì)、PCB板設(shè)計(jì)、FPGA與PLD設(shè)計(jì)融為一體，對(duì)提高整個(gè)設(shè)計(jì)人員的設(shè)計(jì)效率、縮短產(chǎn)品設(shè)計(jì)的周期有很大的幫助。

　　1．1 PSpice的優(yōu)點(diǎn)

　　(1)良好的數(shù)／模仿真能力 采用的元器件模型的特性幾乎與實(shí)際器件相同。仿真類型有暫態(tài)分析、直流分析、交流分析和靜態(tài)工作點(diǎn)分析4大類。每大類分析又有具體的分析。根據(jù)不同的分析情況可以選擇不同的元器件模型或者修改模型，可得到比較精確的仿真效果，對(duì)設(shè)計(jì)電路有極大的幫助。

　　(2)豐富的模型參數(shù)庫 軟件庫中的元件增添了不少廠家的各種模型，使得庫中涉及的器件總數(shù)達(dá)到13 000多個(gè)。

　　(3)擴(kuò)展模型參數(shù)庫生成功能 通過文本和修改規(guī)范方式來提取模型參數(shù)，非常容易地通過建立新器件來完成由于庫中元器件缺少而帶來的問題。

　　(4)良好的波形顯示功能 改進(jìn)波形顯示功能。通過修改電路特性分析的參數(shù)設(shè)置，方便用戶重新進(jìn)行模擬仿真再顯示，可同時(shí)顯示多個(gè)窗口。

　　1．2 PSpice仿真的一般步驟

　　PSpice仿真的一般步驟如圖1所示。對(duì)于電路圖中元件可以是庫中現(xiàn)有的元器件，也可以是通過其他方法而產(chǎn)生的元件。除了用畫圖方式，還可以用文本方式或者是通過導(dǎo)入其他文件的方式來進(jìn)行仿真。

　　2 VHDL

　　VHDL是描述、驗(yàn)證和設(shè)計(jì)數(shù)字系統(tǒng)重要的標(biāo)準(zhǔn)。

　　2．1 VHDL語言的特點(diǎn)

　　主要描述系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。強(qiáng)大的行為描述能力可避開具體的器件結(jié)構(gòu)，是設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性。VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效、高速地完成必須有多人甚至多個(gè)開發(fā)組共同并行工作。對(duì)于用VHDL，完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)地把VHDL，描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。V}IDI。對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。

　　2．2 VHDL的設(shè)計(jì)流程

　　(1)設(shè)計(jì)輸入根據(jù)電路設(shè)計(jì)所提出的要求，將程序輸入到VHDL編輯器中去編輯。

　　(2)功能級(jí)模擬 用V}tDI，模擬器對(duì)編輯后的程序進(jìn)行模擬，如果達(dá)不到設(shè)計(jì)要求，則可以重新修改程序，直到通過功能模擬。

　　(3)邏輯綜合與優(yōu)化 將通過功能模擬的程序放到VHDL編譯器中，進(jìn)行邏輯綜合與優(yōu)化。

　　(4)門級(jí)模擬 對(duì)電路用VHDL。仿真器仿真。可對(duì)門級(jí)電路的延時(shí)、定時(shí)狀態(tài)、驅(qū)動(dòng)能力等進(jìn)行仿真。如不符合要求，可重復(fù)步驟(3)，再門級(jí)模擬，直到符合要求為止。

　　(5)版圖生成 用相應(yīng)的軟件處理后，就可以拿去制版。

　　3兩者結(jié)合在數(shù)字電路中的應(yīng)用

　　下面是一個(gè)模數(shù)混合仿真電路，如圖2所示。前一部分用來產(chǎn)生一個(gè)周期性的信號(hào)，給后面的計(jì)數(shù)器提供計(jì)數(shù)脈沖信號(hào)。前一部分是模擬電路來產(chǎn)生模擬信號(hào)，后面的計(jì)數(shù)器是用VHDL，語言產(chǎn)生的模塊。這種模數(shù)結(jié)合電路在實(shí)際中被廣泛地應(yīng)用。

　　從仿真信號(hào)可以看出，模擬信號(hào)V(01)并不是非常理想(見圖3)，這可以通過修改器件或模型中的參數(shù)來得到比較好的周期信號(hào)。而后一個(gè)hour模塊是24進(jìn)制計(jì)數(shù)器，采用VHDL。語言來描述產(chǎn)生。其程序如下：

　　4 結(jié) 語

　　VHDL和PSpice的應(yīng)用各有側(cè)重點(diǎn)：VHDL，主要用于數(shù)字電路的設(shè)計(jì)上，而PSpice主要用于模擬電路的設(shè)計(jì)上。只要將兩者的優(yōu)點(diǎn)結(jié)合，就可以得到設(shè)計(jì)效果更好的電路。