Synplicity公司推出 System Designer，這是一款獨立于器件的知識產(chǎn)權(quán) (IP) 配置技術(shù)與系統(tǒng)級匯編環(huán)境，是 Synplicity 的 Synplify Pro 與 Synplify Premier FPGA設計實施工具中的新成員。System Designer 的功能使用戶得以使用 IP-XACT 形式選擇、配置并集成內(nèi)部及第三方IP，并且在 Actel、Altera、Lattice Semiconductor 和 Xilinx 等眾多不同 FPGA產(chǎn)品中輕松實現(xiàn)。這種全新的工具流程為采用 IP 和系統(tǒng)級模塊的 FPGA 設計人員在實現(xiàn)復雜 FPGA 系統(tǒng)時提供了一種極為高效的途徑。
      System Designer 是 Synplicity 的 ReadyIP 計劃的重要組成部分，該計劃旨在簡化 FPGA 系統(tǒng)設計中 IP 的獲取、評估與使用。ReadyIP 計劃使用戶能通過采用集成于 Synplicity 業(yè)界的綜合工具中的System Designer進行 IP 評估并在購買之前在其設計方案中進行試用（請參見相關新聞稿：Synplicity 推出 ReadyIP 計劃：業(yè)界面向 FPGA 實施的通用安全 IP 流程）。
      
      System Designer 工具接受符合SPIRIT Consortium 的 IP-XACT IP 描述標準的 IP 輸入，并輸出 RTL 以及隨時用以綜合整個設計的 Synplify 項目文件。System Designer 用戶還可通過集成于 Synplicity 產(chǎn)品的 Web 瀏覽器訪問并使用第三方 IP。利用Synplify Pro 和 Synplify Premier FPGA 設計實施工具，設計人員可通過 System Designer 的功能從參與 ReadyIP 計劃的 Synplicity 合作伙伴處瀏覽并下載 IP，（目前這些合作伙伴包括ARM、CAST、Gaisler Research 以及 Tensilica）從而針對其 FPGA 設計方案輕松評估所選擇的不同 IP。
      System Designer 建立在開源 Eclipse 的基礎之上，這是一項為出色可擴展性制定的業(yè)界標準。。此外，System Designer的功能還允許 Synplify Pro和Synplify Premier 用戶維護并展開已經(jīng)轉(zhuǎn)換為IP-XACT格式的、內(nèi)部開發(fā)的系統(tǒng)級構(gòu)建塊及組件，并能在不同設計方案和不同系列的 FPGA 器件中重復使用這些構(gòu)建塊和組件。
      
      定價與供貨情況
      我們?yōu)?2008 年 4 月起維護服務生效的 Synplify Pro、Synplify Premier 與 Certify 客戶免費提供System Designer。該產(chǎn)品可立即提供。
      
      詳情見：http://www.synplicity.com