比利時研究組織IMEC已擴展其32納米CMOS器件微縮(scaling)研究工作的范圍，納入了一個關于DRAM MIMCAP(金屬-絕緣體-金屬電容器)工藝技術的研究項目。IMEC表示，這將使它以及32納米計劃中的許多伙伴能夠解決未來節點上DRAM MIMCAP對于材料和集成的要求。
      
       這個亞32納米CMOS器件微縮項目匯聚了五家主要的內存供應商，以及全球的邏輯IDM廠商和晶圓代廠商，包括意法半導體、恩智浦半導體(NXP)、爾必達(Elpida)、海力士半導體(Hynix)、英飛凌/奇夢達、英特爾、美光(Micron)、松下、三星、德州儀器和臺積電。
      
       上述項目建立在IMEC計劃稍早擴展的基礎之上，是其傳統的偏向于邏輯和SRAM的工作。新項目的目標是研究支持DRAM工藝流程的高k和金屬柵選擇。
      
       研究人員指出，把DRAM工藝微縮到50納米節點或者更小的節點，MIMCAP電介質需要具有比ZrO2等當前工業材料更高的電介常數。他們的目標是，到2008年中期，研究出一種厚度為0.5納米的有效氧化層，滿足亞50納米技術節點上的MIMCAP電介質要求；2009年把氧化物厚度降至0.3納米，用于亞45納米節點。
      
       他們表示，微縮電介等效氧化層厚度，同時保持非常低的漏電流，是DRAM制造業面臨的重大瓶頸之一。
      
       首先，用于MIMCAP評估的基準工藝將在TiN電極和ZrO2上面形成，作為電容器電介質。這個工藝將被用作一種載體，用于篩選新的電極材料，如W、Mo、TaC和Ru。
      
       在下一階段，將根據理論和實驗來篩選組合了高k和電極的新材料堆疊，找出潛在的組合。將利用ITRS規定的嚴格DRAM規格作為選擇標準。這些規格包括漏電流小于1fA/cell，總體物理MIM厚度小于20納米。
      
       ，將開發MIMCAP沉積工藝，解決重要的集成問題和盡可能模仿全面DRAM集成的效果，如鈍化(passivation)。MIMCAP測試結構將是綜合性的，并將描述其電氣和可靠性性能方面的特點。
      
       MOCVD(金屬有機化學氣相沉積)和ALD(原子層沉積)都將用到，因為它們可以沉積高質量的薄膜。