隨著SoC設(shè)計中采用的技術(shù)愈加復雜，驗證工程師的規(guī)劃過程也需不斷改進。基于測試的歸劃正在被更復雜的跟蹤覆蓋和斷言的驗證規(guī)劃所替代。引起這種變化的原因之一是支持功能覆蓋點、斷言和測試平臺約束規(guī)范的SystemVerilog在業(yè)界的普及，而另一個重要的原因則是越來越多的約束隨機測試平臺代替手工編寫測試。
       傳統(tǒng)的驗證過程需要識別設(shè)計中的所有重要特性，定義一整套驗證這些特性的直接測試，以及手工編寫測試，并在仿真環(huán)境中運行和調(diào)試這些測試。這種方法適合小型設(shè)計，但SoC器件需要上千個手工編寫的直接測試才能完成所有特性的驗證。租用限制、上市壓力和編寫測試的繁復單調(diào)都迫切需要一種更好的方法。約束隨機測試平臺要求驗證小組規(guī)定出用于定義設(shè)計輸入規(guī)則的約束條件。
       一旦這些設(shè)置工作完成后，測試平臺自動化工具或仿真器就能產(chǎn)生輸入激勵來驗證設(shè)計。通過改變約束條件、選擇不同隨機種子或偏置輸入產(chǎn)生的值，都可能引起所生成的測試發(fā)生變化。SystemVerilog可提供定義約束、種子和偏置所必需的結(jié)構(gòu)。
       從直接測試發(fā)展到約束隨機測試要求驗證規(guī)劃過程也有相應的變化。傳統(tǒng)測試規(guī)劃包括設(shè)計的特性列表、驗證每個特性的測試和測試狀態(tài)。隨著測試的編寫、運行和調(diào)試，它們的狀態(tài)將在驗證規(guī)劃中不斷更新。這些規(guī)劃可以用文檔或電子表格的形式進行手工維護，也可以作為驗證過程自動化(VPA)流程的一部分實現(xiàn)自動更新。
       直接測試主要用于驗證設(shè)計的特殊部分，而約束隨機測試可以同時驗證設(shè)計的許多部分。這就形成了很大的挑戰(zhàn)，因為在特性和測試之間不再有明顯的分界線。
       對驗證小組來說匹配自動測試與相應設(shè)計特性的方法是通過功能覆蓋指標規(guī)定。設(shè)計師和驗證工程師能規(guī)定代表重要設(shè)計行為的功能覆蓋點。這些點中有一些代表了正常操作，而其它點反映了無法覆蓋的功能點條件，此處可能潛伏缺陷。隨著重點從跟蹤測試向跟蹤功能覆蓋轉(zhuǎn)移，傳統(tǒng)測試規(guī)劃必須加以改進。
       在現(xiàn)代驗證規(guī)劃中，特性被更精確地定義，以便在每個特性和功能覆蓋點之間呈現(xiàn)一一對應關(guān)系。隨著驗證的不斷進展，規(guī)劃可以作為VPA流程的一部分而獲得自動更新。
       SystemVerilog提供了兩種定義功能覆蓋的基本機制。種是源自硬件驗證語言的覆蓋組(cover group)。覆蓋組可包含多個單獨的覆蓋點，允許“儲藏”多個值，支持交叉覆蓋以便跟蹤組合值。由于一些RTL工具不支持覆蓋組，因此覆蓋組經(jīng)常在測試平臺中被定義。
       另外一種機制是可以在設(shè)計或測試平臺中規(guī)定的覆蓋屬性(cover properties)。覆蓋屬性結(jié)構(gòu)是SystemVerilog Assertions(SVA)子集的一部分，與斷言規(guī)范共享臨時序列和其它構(gòu)造模塊。覆蓋組和覆蓋屬性指標可以在仿真器中進行收集和報告。一些允許SVA斷言的形式工具也支持覆蓋屬性。現(xiàn)代驗證規(guī)劃也可以用來跟蹤設(shè)計和測試平臺中規(guī)定的SystemVerilog斷言。
       在項目早期，特性是在驗證規(guī)劃中確定的。增加了針對覆蓋點和斷言的文本描述。隨著覆蓋點和斷言被加進設(shè)計和測試平臺，鏈接將被增加進規(guī)劃。根據(jù)規(guī)劃報告覆蓋結(jié)果(覆蓋或未覆蓋)和斷言結(jié)果(通過或失敗)。
       約束隨機測試平臺、功能覆蓋和斷言的采納可無縫匹配SystemVerilog的采納。隨著驗證規(guī)劃過程從簡單測試規(guī)劃發(fā)展成VPA驅(qū)動的驗證規(guī)劃，這些技術(shù)的價值也進一步得到了增強。下一步SoC驗證改善所需的所有工具和方法目前都已具備。