摘要:介紹了LED顯示屏灰度的顯示方法, 著重于顯示屏設(shè)計中驅(qū)動控制方式的若干算法參數(shù)。根據(jù)這些算法參數(shù),從系統(tǒng)的角度提出LED顯示屏灰度控制完整算法。給出基于Cyclone ii芯片的Nios II系統(tǒng)的設(shè)計框圖,并得到在Quartus II中的仿真結(jié)果。

　　1 系統(tǒng)設(shè)計
   
　　LED顯示屏控制系統(tǒng)由視頻采集系統(tǒng)、主控系統(tǒng)、數(shù)據(jù)分配電路和LED恒流驅(qū)動電路組成。在主控電路產(chǎn)生的控制信號控制下,顯示數(shù)據(jù)被存儲到幀存儲器件,然后再傳輸?shù)綌?shù)據(jù)分配電路:在讀出邏輯的控制下送到各個LED恒流驅(qū)動電路,在LED屏幕顯示出圖像。本文重點介紹LED顯示屏灰度控制系統(tǒng)在Nios II中的實現(xiàn)。
   
　　系統(tǒng)硬件分為三部分。部分是顯卡信息實時提取電路,其功能是從顯卡中提取CRT單色視頻信號、象素時鐘(PCLK)、行同步(HSYNC)和幀同步(VSYNC)等信號,經(jīng)過處理后傳輸出去。第二部分是信號轉(zhuǎn)換電路,其功能是將傳輸來的CRT信號經(jīng)過選擇、存儲、讀取和分配后,轉(zhuǎn)換成LED顯示信號。第三部分是LED驅(qū)動板,其功能是接收LED顯示信號,并分配給LED屏對應(yīng)的象素點,驅(qū)動LED顯示。Altera公司的Nios II是基于RISC架構(gòu)的嵌入式處理器軟內(nèi)核,它專門為可編程邏輯進行了優(yōu)化設(shè)計,也為SOPC設(shè)計了一整套綜合解決方案。主要包括一個CPU、I/O中斷申請、計時器、UART口及大量的通用寄存器。Nios II的數(shù)據(jù)總線寬度由用戶定義(32位),也可以根據(jù)具體需求增加并行輸入輸出端、連接外設(shè)的接口邏輯等,它只占用FPGA芯片很少的資源,可以嵌入在任何一個FPGA系列中與PLD模塊同步運行。

　　2 灰度顯示控制邏輯的實現(xiàn)

圖1 灰度顯示控制邏輯框圖

　　如圖1所示,按照自頂向下的系統(tǒng)設(shè)計方法,整個數(shù)字控制邏輯的實現(xiàn)包含了3個子模塊:signal模塊、machine模塊、wr_rd模塊,各模塊的功能說明如下:

　　(1)signal模塊:本模塊的輸入信號為系統(tǒng)復(fù)位信號rst、基準時鐘信號pclk、異步握手輸入信號link_l。輸出信號為行信號row[3:0]、串行移位時鐘信號ser_clk、行選通信號str、幀信號frame、場同步信號vsync、行地址信號addr_row[3:0]、列地址信號addr_colum[9:0]、數(shù)據(jù)位地址信號addr_bit[2:0]、雙頁SRAM 切換信號l_r、異步握手輸出信號link_o、數(shù)據(jù)鎖存信號lock等。主要功能是以基準時鐘信號為基礎(chǔ),按照512行×1024列的屏體顯示信號時序要求,通過生成適當計數(shù)寬度的計數(shù)器和其它判斷邏輯來產(chǎn)生輸出信號,如圖2所示:

圖2 signal子模塊邏輯結(jié)構(gòu)示意圖

　　(2)machine子模塊:輸入信號包括:基準時鐘信號clk、場同步信號vsync、行選通信號str、數(shù)據(jù)位地址信號addr_bit[2:0]、signal模塊內(nèi)部計數(shù)器輸出信號count[4:0],輸出信號為消影信號,很明顯其邏輯功能就是根據(jù)輸入信號的狀態(tài),主要是根據(jù)數(shù)據(jù)位地址的信息判斷當前的幀數(shù),從而產(chǎn)生適當占空比的消影信號來控制該幀中每一行數(shù)據(jù)的顯示亮度。

　　(3)wr_rd子模塊:輸入信號包括:場同步信號vsync、雙頁SRAM切換信號l_r、微處理器數(shù)據(jù)信號data_arm [15:0]、微處理器地址信號addr_arm
[18:1]、微處理器讀寫控制信號ctr_arm[4:0]、SRAM地址信號addr_colume[9:0]、addr_row[3:0]、addr_bit[2:0],輸出信號包括:SRAM 地址信號
addr_l/r[18:1]、SRAM 數(shù)據(jù)信號data_l/t[15:0]、SRAM讀寫控制信號ctl_l/r[4:0]、顯示數(shù)據(jù)輸出信號data[15:0]、數(shù)據(jù)鎖存器、緩沖器鎖存信號、輸出選通信號。其邏輯功能就是根據(jù)signal模塊產(chǎn)生的切換信號l_r,在場同步信號的控制下,切換系統(tǒng)總線到一片SRAM 寫入數(shù)據(jù),同時發(fā)出讀控制信號、使能地址信號和數(shù)據(jù)信號從另一片SRAM 中讀出顯示數(shù)據(jù)。

　　3 灰度顯示控制數(shù)字邏輯的算法流程
   
　　本數(shù)字邏輯設(shè)計中采用同步數(shù)字邏輯設(shè)計方法,使用了三個不同位數(shù)的二進制加1計數(shù)器,對基準時鐘進行分頻,產(chǎn)生相應(yīng)的控制信號。不同于普通軟件流程,數(shù)字邏輯為多模塊并行執(zhí)行模式,各模塊之間有緊密的信號聯(lián)系說明如下:

　　(1)其中Counter1為10位計數(shù)器,對基準時鐘進行計數(shù),達到1024時則產(chǎn)生行信號Row、行選通信號Str:當Row等于15,Counter1等于1023時(一幀掃描結(jié)束),使內(nèi)部幀信號Frame有效(低電平);Counter1作為列地址信號輸出從SRAM 中讀取對應(yīng)列數(shù)據(jù),Row作為行地址信號輸出從SRAM中讀取對應(yīng)行數(shù)據(jù)。

　　(2)Counter2為5位計數(shù)器,對內(nèi)部幀信號進行計數(shù),根據(jù)Counter2的計數(shù)狀態(tài),產(chǎn)生位地址信號addkbit,決定當前幀掃描8位灰度數(shù)據(jù)的哪一位,
從SRAM 中讀取對應(yīng)位的數(shù)據(jù);當Counter等于11時,產(chǎn)生場同步信號Vsync(低電平有效),并控制Vsync的占空比。

　　(3)Counter3為9位計數(shù)器,對基準時鐘進行計數(shù),根據(jù)當前的位地址信號狀態(tài),計數(shù)到不同的時間參數(shù),來控制不同位數(shù)據(jù)消影時間的長短。

　　灰度顯示數(shù)字控制邏輯硬件描述語言具體實現(xiàn):上層模塊如下所示

　　module gray_grade (rst,vsync,pclk,link_i,link_o,row,lock,ser_clk,en,le,oe,str,addr_arm,
　　data_arm,ctr_arm,addr_l,data_l,ctr_l,addr_r,data_r,ctr_r,data);
　　input rst,pclk,link_i;
　　input[18:1] addr_arm;
　　input[15:0] data_arm;
　　input[4:0] ctr_arm;
　　inout[15:0] data_l,data_r;
　　output[18:1] addr_l,addr_r;
　　output[4:0] ctr_l,ctr_r;
　　output vsync,link_o;
　　output[3:0] row;
　　output lock,ser_clk,en,le,oe,str;
　　output[15:0] data;
　　wire[4:0] count;
　　wire[2:0] addr_bit;
　　wire[9:0] addr_colum;
　　wire[3:0] addr_row;
　　wire frame,clk;
　　wire l_r;
　　signal signal1(rst,clk,pclk,vsync,frame,row,link_i,link_o,ser_clk,lock,str,addr_bit,l_r,addr_colum,addr_row,count);
　　wr_rd wr_rd1　(vsync,addr_arm,data_arm,ctr_arm,addr_l,data_l,ctr_l,addr_r,data_r,ctr_r,data,l_r,addr_colum,addr_row,addr_bit,oe,le):
　　machine machine1 (clk,vsync,str,sel,en,addr_bit,count);
　　end module

　　4 結(jié)論
   
　　使用基于Nios II處理器的SOPC解決方案實現(xiàn)LED顯示屏的灰度控制大大縮短了開發(fā)周期,拓展系統(tǒng)開發(fā)的靈活性,隨著新的Nios軟核嵌入式處理器的推出及開發(fā)工具的不斷升級,控制系統(tǒng)將會得到進一步的優(yōu)化。